vivado IOBDELAY

输入输出块延迟(IOBDELAY)属性指定是添加还是删除

ILOGIC块中的延迟,以帮助减少系统同步的输入保持时间

数据输入捕获。

ILOGIC块位于I/O块(IOB)旁边,包含同步

用于在数据通过IOB进入FPGA时捕获数据的元件。ILOGIC区块

7系列FPGA可以在HP I/O组中配置为ILOGICE2,在HR I/O中配置为ILOGICE3

银行。ILOGICE2和ILOGICE3在功能上完全相同,只是ILOGICE 3的值为零

可配置IOBDELAY的保持延迟元件(ZHOLD)。请参阅7系列

FPGA SelectIO资源用户指南(UG471)[参考2]或UltraScale体系结构SelectIO

资源用户指南(UG571)[参考文献8],了解有关IOBDELAY使用的更多信息。

适用对象

•端口(get_Ports)

•用于分配给输入缓冲区(IBUF)的单元。

•网

价值观

•无:将IBUF和输入触发器(IFD)路径的延迟设置为关闭。

•IBUF

°将I/O组件内任何寄存器的延迟设置为OFF。

°将通过ILOGIC块的缓冲路径的延迟设置为ON。

•IFD

°将I/O组件内IFF寄存器的延迟设置为ON。

°将通过ILOGIC的缓冲路径的延迟设置为OFF。

•BOTH:将IBUF和IFD路径的延迟设置为ON。
Syntax
Verilog Example
Place the Verilog constraint immediately before the module or instantiation.
Specify the Verilog constraint as follows:
(* IOBDELAY = {NONE|BOTH|IBUF|IFD} *)
VHDL Example
Declare the VHDL constraint as follows:
attribute iobdelay: string;
Specify the VHDL constraint as follows:
attribute iobdelay of {component_name |label_name }: {component|label} is
"{NONE|BOTH|IBUF|IFD}";
XDC Syntax
set_property IOBDELAY value [get_cells cell_name ]
Where:
• value is one of NONE, IBUF, IFD, BOTH
XDC Syntax Example
set_property IOBDELAY "BOTH" [get_nets {data0_I}]

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