afe_en_pattern模块：
模块工作于100M时钟域，
下面端口连接到外部的afe spi时序模块：
spi_ready：SPI控制器空闲标志（高电平表示可以发起新请求）；
w_flag：SPI写操作进行中标志（高表示正在写）；
r_flag：读操作标志（本模块未使用）；
wr_over：单周期脉冲，表示一次SPI写操作完成；
wr_req：单周期脉冲，请求SPI控制器开始一次写序列；
wr_num7:0：本次写序列需要写的寄存器数量（2或1）；
wr_vld：高电平表示wr_data有效，SPI控制器应依次写入；
wr_data24:0：SPI写数据，格式{R/W,addr7:0,data15:0}，其中R/W=1表示写；
模块信号：
enter_pat：外部脉冲，要求进入测试模式；
exit_pat：外部脉冲，要求退出测试模式；
enter_pat_ok：单周期脉冲，表示进入测试模式的SPI操作已完成；
exit_pat_ok：单周期脉冲，表示退出测试模式的SPI操作已完成；
AFE5832测试模式设置：
本次实验选择的测试模式是下图中高亮勾选部分，afe在测试模式发送一个固定custom值，其中单个物理通道，为奇偶共用通道，这时这个物理通道全部输出测试值，不分奇偶，；
FPGA中配置：
寄存器2的bit9-7设置为011，选择custom模式，用户设置测试值，测试值于寄存器5设置，其中10bit高位在16位寄存器的MSB bit，低6位置0；
以上使用的模式是测试时只输出一个固定值的情况，如果在后续上板验证中，实在无法同步，那么可以使用例如RAMP模式，这个模式就是循环的递增数，可以比固定值更好的展示出在输出动态变化过程中可能出现的问题；
且关于配置测试模式配置到奇通道还是偶通道：
上图可以看到测试模式逻辑位于ADC Die，
通过上图可以看到，ADC Die是连接到偶通道的spi的，所以配置测试模式配置偶通道即可；
本文章由威三学社威三学院出品
对课程感兴趣可以私信联系