前言:
读 嵌入式高速串行总线技术 基于FPGA实现与应用_张峰 记 高速串行总线技术技术点
高速串行总线技术点
(1)采用串行比特流实现高速数据传输 ,数据以帧格式进行传输,以帧头(SOF)、帧尾(EOF)界定数据边界。
(2)含有编、解码、CRC校验及扰码结构,如8B/10B、64B/66B、64B/67B等,通常含有加扰码(Srambing)以及CRC校验功能。
8B/10B编码的作用是将 8bit 并行数据依次转换为 10bit 的串行数据,JESD204、SRIO、PCIE、Aurora、SATA总线都用到了8B/10B编码;
加扰码是均衡串行比特流中的二进制数据0和1的数目,以避免bit流中出现长"0"和长"1"的现象,引起差分信号中共模电平的偏移,如JESD204、SRIO、PCIE、Aurora、SATA总线都用到了加扰码;
CRC校验(循环冗余检验) 按一定规则(生成多项式)和先验数据去推测和验证后续数据,增强总线传输的可靠性,属于信道编码 ,主要用来检测或校验数据传输或者保存后可能出现的错误,JESD204、SRIO、PCIE、Aurora、FC总线都用到了CRC校验功能。
(3)具有链路同步功能。
串行数据通信,其难点是如何滑动数据截取窗口,在串行的比特流中恰当地取出一帧数据,恢复出原始的并行数据,即实现链路同步功能,是串行总线的必备功能,JESD204、SRIO、PCIE、Aurora、SATA、FC等总线均含有此功能。
链路同步原理,即发送端发送特定字符,接收端按约定规则自行滑动窗口,截取数据,并与预知的特定字符比较,若一致,则固定数据截取窗口,并通知发送端已完成同步,发送端收到此反馈信号后,发送正常数据。
根据反馈信号的传输方式,高速串行总线常见的链路同步方式有三种。
①反馈信号通过串行总线协议传输,如下图左所示,SRIO、PCIE、SATA、FC采用这种方式。
②反馈信号通过离散单端信号线的高低电平传输,如下图右所示,JESD204采用这种方式。
③无反馈信号,通信双方按协定顺序各自完成同步,在Aurora的单工模式中,采用这种方式。