【Verilog学习日常】—牛客网刷题—Verilog企业真题—VL77

编写乘法器求解算法表达式

描述

编写一个4bit乘法器模块,并例化该乘法器求解c=12*a+5*b,其中输入信号a,b为4bit无符号数,c为输出。注意请不要直接使用*符号实现乘法功能。

模块的信号接口图如下:

要求使用Verilog HDL语言实现以上功能,并编写testbench验证模块的功能。

输入描述:

clk:系统时钟信号

rst_n:复位信号,低电平有效

a:输入信号,位宽为4bit

b:输入信号,位宽为4bit

输出描述:

c:输出信号

解题思路:

移位运算与乘法的关系如下:

左移n位表示;

右移n位表示;

当直接在一个always语句块中写入代码,如下所示:

cpp 复制代码
`timescale 1ns/1ns

module calculation(
	input clk,
	input rst_n,
	input [3:0] a,
	input [3:0] b,
	output [8:0] c
	);
	wire [8:0] a_9, b_9;
	reg [8:0] c_r;

	assign a_9 = {5'b0_0000, a[3:0]};
	assign b_9 = {5'b0_0000, b[3:0]};

	always @(posedge clk or negedge rst_n) begin

		if (!rst_n) c_r <= 9'b0_0000_0000;
		else c_r <= (a_9<<3)+(a_9<<2)+(b_9<<2)+b_9;

	end

	assign c = c_r;

endmodule

可发现其波形如下:

如红色方框所示,最终输出C的值是在第二个时钟上升沿的到来时才正常输出,因此在信号a,b输入时,应该打一拍

正确的代码如下:
cpp 复制代码
`timescale 1ns/1ns

module calculation(
	input clk,
	input rst_n,
	input [3:0] a,
	input [3:0] b,
	output [8:0] c
	);
	reg [8:0] a_9, b_9;
	reg [8:0] c_r;

	always @(posedge clk or negedge rst_n) begin

		if (!rst_n) begin
			a_9 <= 9'b0_0000_0000;
			b_9 <= 9'b0_0000_0000;
		end
		else begin
			a_9 <= {5'b0_0000, a[3:0]};
			b_9 <= {5'b0_0000, b[3:0]};
		end
	end

	always @(posedge clk or negedge rst_n) begin

		if (!rst_n) c_r <= 9'b0_0000_0000;
		else c_r <= (a_9<<3)+(a_9<<2)+(b_9<<2)+b_9;

	end

	assign c = c_r;

endmodule
相关推荐
Song4 分钟前
JVM 学习计划表(2025 版)
jvm·学习
小杨爱学习zb12 分钟前
学习总结 网格划分+瞬态求解设置
笔记·学习·算法
互联网上的猪36 分钟前
Excel时间类型函数(包括today、date、eomonth、year、month、day、weekday、weeknum、datedif)
笔记·学习·excel
weixin_535455791 小时前
WPF设计学习记录滴滴滴2
学习·wpf
阿超爱嵌入式1 小时前
STM32学习笔记之RCC模块(实操篇)
笔记·stm32·学习
yanyu-yaya1 小时前
devextreme-react/scheduler 简单学习
前端·学习·react.js
淬渊阁1 小时前
汇编学习之《运算和逻辑指令》
汇编·学习
别来无恙2021 小时前
算法设计学习4
c++·学习
小王努力学编程1 小时前
动态规划学习——回文子串系列问题【C++】
c++·学习·算法·leetcode·动态规划
Cynthia的梦2 小时前
Linux学习-Linux进程间通信(IPC)聊天程序实践指南
linux·运维·学习