【FPGA开发】Modelsim如何给信号分组

前面已经发布过了一篇关于 Modelsim 的入门使用教程,针对的基本是只有一个源文件加一个仿真tb文件的情况,而实际的工程应用中,往往是顶层加多个底层的源文件结构,如果不对信号进行一定的分组,就会显得杂乱不堪,本文就此介绍一下在Modelsim中,如何对信号进行分组。

方法:

在左侧信号栏,先选中一个信号,再按住键盘"shift"键,同时按住鼠标左键拖动要选择的所有信号,右击鼠标,有一个group选项,点击它。

然后再对这个组进行命名即可。

​ 我这里是以文件为单位分组的,最后的结果如下图所示。

我这里显示的No Data是因为在操作之前,我只对key_debounce组进行了仿真,在这之后才加入了key_beep文件的信号,由于系统时钟和复位两者用的是同一个信号,所以它们两个会有值。要解决这个问题,可以直接重新仿真跑一段时间即可。

相关推荐
博览鸿蒙1 天前
FPGA会用到UVM吗?
fpga开发
ThreeYear_s1 天前
基于FPGA实现数字QAM调制系统
fpga开发
小飞侠学FPGA1 天前
VIVADO的IP核 DDS快速使用——生成正弦波,线性调频波
fpga开发·vivado·dds
博览鸿蒙2 天前
成为一个年薪30W+的FPGA工程师是一种什么体验?
fpga开发
喜欢丸子头2 天前
xilinx vivado fir ip(FIR Compiler)核 ADC高采样率,FPGA工作时钟为采样率的1/4,同一个时钟周期来四个数据。
fpga开发
璞致电子2 天前
【PZ-AU15P】璞致fpga开发板 Aritx UltraScalePlus PZ-AU15P 核心板与开发板用户手册
嵌入式硬件·fpga开发·fpga·fpga开发板·xilinx开发板
红糖果仁沙琪玛3 天前
fpga iic协议
fpga开发
嵌入式-老费3 天前
Zynq开发实践(FPGA之pwm输出)
fpga开发
hexiaoyan8273 天前
光纤加速的板卡设计原理图:基于6U VPX XCVU9P+XCZU7EV的双FMC信号处理板卡
嵌入式硬件·fpga开发·光纤加速板卡·国产化板卡·xcvu9p板卡·xcvu9p
XiaoChaoZhiNeng3 天前
Altera Quartus17.1 Modelsim 库编译与仿真
fpga开发