【FPGA开发】Modelsim如何给信号分组

前面已经发布过了一篇关于 Modelsim 的入门使用教程,针对的基本是只有一个源文件加一个仿真tb文件的情况,而实际的工程应用中,往往是顶层加多个底层的源文件结构,如果不对信号进行一定的分组,就会显得杂乱不堪,本文就此介绍一下在Modelsim中,如何对信号进行分组。

方法:

在左侧信号栏,先选中一个信号,再按住键盘"shift"键,同时按住鼠标左键拖动要选择的所有信号,右击鼠标,有一个group选项,点击它。

然后再对这个组进行命名即可。

​ 我这里是以文件为单位分组的,最后的结果如下图所示。

我这里显示的No Data是因为在操作之前,我只对key_debounce组进行了仿真,在这之后才加入了key_beep文件的信号,由于系统时钟和复位两者用的是同一个信号,所以它们两个会有值。要解决这个问题,可以直接重新仿真跑一段时间即可。

相关推荐
c-u-r-ry304 小时前
009---基于Verilog HDL的单比特信号边沿检测
嵌入式硬件·fpga开发
数字芯片实验室4 小时前
【AI速读】突破形式验证的极限:数据包协议验证实战指南
fpga开发
博览鸿蒙7 小时前
Verilog学习方法—基础入门篇(二)
fpga开发
博览鸿蒙7 小时前
Verilog学习方法—基础入门篇(一)
fpga开发
qq_416560208 小时前
fmql之Linux WDT
linux·fpga开发
hexiaoyan82717 小时前
国产化板卡设计原理图:2330-基于FMC接口的JFM7K325T PCIeX4 3U PXIe接口卡
fpga开发·3u pxie·jfm7k325t板卡·k7图形图像硬件加速器·fmql45t900i
CWNULT1 天前
AMD(xilinx) FPGA书籍推荐
fpga开发
啄缘之间2 天前
17. 示例:用assert property检查FIFO空满标志冲突
学习·fpga开发·verilog·uvm·sv
Sunrise黎2 天前
FPGA学习(一) —— 四位全加器
学习·fpga开发
通信小小昕2 天前
Verilog IIC驱动| FPGA驱动
fpga开发·iic·状态机·驱动·i2c