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Zynq7020 petalinux 基础篇（1）- 工程搭建Zynq7020 有 2 个 A9 核，支持运行 Linux 系统和 FreeRTOS 等，这里主要使用 Linux，利用Linux 的开发生态减少复杂的外设开发。

ZYNQ 中 AXI BRAM 的使用详细的说明。ZYNQ 中 AXI BRAM 的使用详细的说明。在 Linux 或裸机环境下，PS 可以通过 AXI 总线访问 BRAM。

Xilinx FPGA 中ADC 数据下变频+ CIC 滤波典型的 FPGA 下变频链路：高速 ADC 采样通常在几十 MHz～数百 MHz。为了在 FPGA 中方便处理，需要把信号从射频/中频下变频到基带（I/Q）。

使用xilinx的fir IP核实现LFM信号匹配滤波的详细过程及原理使用 Xilinx FIR IP 核实现 LFM（线性调频）信号的匹配滤波是雷达和通信数字信号处理中的经典应用，这一过程通常被称为脉冲压缩。

ZYNQ7000关于JTAG电路设计注意事项好的，ZYNQ7000 的 JTAG 电路设计是硬件设计中的关键部分，它直接关系到芯片能否被成功配置、调试和编程。设计不当会导致无法连接、调试不稳定甚至芯片变砖。以下是详细的注意事项和最佳实践。

ZYNQ几种boot模式下sdk文件区别ZYNQ有多种启动模式，每种模式对应的SDK生成文件有所不同。以下是主要启动模式及其SDK文件区别：不同启动模式主要影响FSBL的配置和最终镜像的打包方式，但用户应用程序代码通常无需修改。

Xilinx 7系列FPGA的FFT IP核简介Xilinx 7系列FPGA的FFT IP核是数字信号处理的关键模块，其配置核心在于根据你的项目需求，在速度、资源和精度之间做出权衡。

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可编程逻辑器件学习(day22)：“让ARM穿上FPGA的马甲“：赛灵思Zynq的命名哲学与技术革命目录1. Zynq的命名哲学：从锌的隐喻到芯片革命2. Zynq不是FPGA：架构突破与范式转移3. Zynq的"可扩展"本质：面向未来的系统设计思想

第8章 zynq uboot更新系统镜像并引导启动和个人心得由于本人较懒，记录主要是过程，由于zynq的比stm32做的人少很多，资料也少很多，我会简要介绍原理，操作流程主要由图片加少量文字组成，每一章都是在之前的章节基础上做的

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第六章 QT和OPENCV交叉编译开发环境以及QT远程调试之前linux启动后的文件系统中只有很少的功能和支持，缺少opencv和qt相关的库，一个方法是下载源码去交叉编译，另一个办法是通过petalinux去配置（本质上还是下载源码和交叉编译）。

ZYNQ学习记录FPGA(二)Verilog语言在解释HDL之前，先来了解一下数字系统设计的流程：逻辑设计 -> 电路实现 -> 系统验证。逻辑设计又称前端，在这个过程中就需要用到HDL，正文名硬件描述语言，本文所要介绍的Verilog就时HDL中的一种，需要注意的是，一般我们说的编程语言如C，C++,Python等其实是在描述软件，而HDL是在描述硬件，这是HDL与其他编程语言的重要区别。

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【ZYNQ Linux开发】使用 boot.scr 启动 Linux 报错 Bad Linux ARM64 Image magic! 调试过程记录在编写我的系列博客：【ZYNQ Linux移植】6-搭建日常开发的环境时，尝试在 ZYNQ MP上搭建开发用的镜像，尝试把比特文件和设备树文件从 BOOT.BIN 剥离（只包含 fsblelf 、pmufw.elf 、bl31.elf、u-boot.elf 基本不需要变动的部分），以 Petalinux 生成的 boot.scr 为模版进行修改，试图在 u-boot 加载设备树文件和比特文件（包括手动加载）启动Linux会失败，报错 Bad Linux ARM64 Image magic!

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Petalinux参考《UG 1157 PetaLinux Command Line Reference Guide》Xilinx下载中心首先在下载中心下载 petalinux 对应版本的"arm sstate-cache"和"download"包。将下载好的文件解压到 /opt/pkg/tools/ 文件路径下，使用 petalinux-config 配置工程。配置过程可见《领航者 ZYNQ 之嵌入式 Linux 开发指南 V 3.2》6.4 节。

【AXI总线专题】AXI-FULL-Master和axi-lite差不多，基本信号都差不多，就是多了几个信号。主要是因为axi-full支持突发传输，axi4支持最大256次的突发传输。

ZYNQ处理器在发热后功耗增加的原因分析及解决方案Zynq处理器（结合ARM Cortex-A系列CPU和FPGA可编程逻辑）在发热后功耗增大的现象，通常由以下原因导致。以下是系统性分析及解决方案：

【AXI总线专题】-AXI-LITE总线解读AXI-LITE总线只支持单次突发，也就是说每次传输只能传一个数据。另外，传输的数据位宽只支持32bit或者64bit

ZYNQ PL端向PS端发出中断在之前的项目中知道zynq的PS端可以通过AXI总线向PL端的IP核写入数据，而PL端也可以通过AXI总线去访问PS端的DDR等设备。然而当PL端的IP在接收到PS端的指令完成操作后，该如何告知PS端我已经完成操作了呢？有一种方式是PS端使用AXI总线轮询，不停地访问AXI总线直到出现预期的标志位。另外一种方式则是使用PL端到PS端的中断，在完成操作后发出一个中断通知PS端可以进行后续的处理了。 #### PL端向PS端发出触发的方式在zynq上有16个PL到PS端的常规中断接到双核心的PS端，每个CP

赛灵思 XC7K325T-2FFG900I FPGA Xilinx Kintex‑7XC7K325T-2FFG900I 是 Xilinx Kintex‑7 系列中一款工业级 (I) 高性能 FPGA，基于 28 nm HKMG HPL 工艺制程，核心电压标称 1.0 V，I/O 电压可在 0.97 V–1.03 V 之间灵活配置，并可在 –40 °C 至 +100 °C 温度范围内稳定运行。该器件提供 326 080 个逻辑单元、840 个 DSP48E1 切片、16 404 480 位 Block RAM，以及 16 条 12.5 Gb/s GTP/GTX 高速收发器，支持多达 500

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【ZYNQ MP开发】Linux下使用bootgen命令生成BOOT.bin报错架构不对问题探究在移植 u-boot 时，涉及到把多个文件打包进 BOOT.bin，经过查询，使用以下脚本，使用 Vitis 带的 bootgen 工具打包 BOOT.bin：

Zynq移植canopen协议站canfestival+控制电机运动从零开始，在ZYNQ开发板上移植cnafestival，并最终控制电机运动。主要分别五部分1. Vivado导出硬件XSA文件 2. 创建vitis工程，并移植Canfestival 3. 对象字典工具的安装及使用 4. 开发板通过SDO报文配置电机PDO参数 5. 开发板通过PDO报文控制电机运动