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基于Zynq SDIO WiFi移植二(支持2.4/5G)经过编译，将移植好的uboot、kernel、rootFS、ramdisk等烧录到Flash中，上电启动，在log中，可看到sdio设备

辣个蓝人QEX

【ZYNQ 开发】填坑！双核数据采集系统LWIP TCP发送，运行一段时间不再发送且无法ping通的问题解决之所以说是填坑，是因为之前写了一篇关于这个双核数据采集系统的调试记录，问题的具体表现是系统会在运行一段时间后（随机不定时，长了可能将近两小时，短则几分钟），突然间就不向电脑发送数据了，用wireshark抓取的话，也是发完最后一包后，又开始ARP的广播了，并且ping不通板子，但是两个核都还在正常运行，可以打印出相应的信息，并没有卡死在某个地方。

ZYNQ FPGA自学笔记ZYNQ FPGA主要特点是包含了完整的ARM处理系统，内部包含了内存控制器和大量的外设，且可独立于可编程逻辑单元，下图中的ARM内核为 ARM Cortex™-A9，ZYNQ FPGA包含两大功能块，处理系统Processing System（ps）和可编程逻辑Progarmmable Logic（pl），为了实现 ARM 处理器和FPGA之间的高速通信和数据交互，发挥 ARM 处理器和FPGA的性能优势，需要设计高效的片内高性能处理器与FPGA之间的互联通路。从zynq内部框图看ps与pl端的高速互联

第6章＞＞实验9：PS(ARM)端与PL端FPGA之间（通过DMA进行通信和交互）-《LabVIEW ZYNQ FPGA宝典》上一节实验里面介绍的FIFO通道比较适合在PS端和PL端之间传递速度要求不高的连续数据流等数据，如果要传递高吞吐率的数据就不合适了。

第6章＞＞实验7：PS(ARM)端Linux RT与PL端FPGA之间（通过Memory存储器进行通信和交互）《LabVIEW ZYNQ FPGA宝典》上一节实验里面介绍的Reg寄存器通道比较适合在PS端和PL端之间传递标量数据，也就是单个元素，如果要传递多个元素的数组或者连续数据流的话，Reg寄存器通道就不是很合适了。

第6章＞＞实验6：PS(ARM)端Linux RT与PL端FPGA之间（通过Reg寄存器进行通信和交互）-《LabVIEW ZYNQ FPGA宝典》前面第五章入门实验和上一个实验5里面我们向大家展示通过了布尔类型的Reg寄存器通道实现了ZYNQ PS端ARM和PL端FPGA二者之间的开关量交互，抛砖引玉。

第6章＞＞实验8：PS(ARM)端Linux RT与PL端FPGA之间（通过FIFO队列进行通信和交互）-《LabVIEW ZYNQ FPGA宝典》上一节实验里面介绍的Memory存储器通道比较适合在PS端和PL端之间传递数组或者向量等数据，也就是多个相同类型的元素，如果要传递像ADC采集这样的连续数据流，Memory存储器通道就不是很合适了。

Zynq系列FPGA实现SDI编解码转SFP光口传输（光端机），基于GTX高速接口，提供6套工程源码和技术支持目前FPGA实现SDI视频编解码有两种方案：一是使用专用编解码芯片，比如典型的接收器GS2971，发送器GS2972，优点是简单，比如GS2971接收器直接将SDI解码为并行的YCrCb422，GS2972发送器直接将并行的YCrCb422编码为SDI视频，缺点是成本较高，可以百度一下GS2971和GS2972的价格；另一种方案是使用FPGA逻辑资源部实现SDI编解码，利用Xilinx系列FPGA的GTP/GTX资源实现解串，利用Xilinx系列FPGA的SMPTE SDI资源实现SDI编解码，优点是合理

板级调试小助手（3）基于PYNQ的OLED视频显示在之前的文章中介绍了《板级调试小助手》的系统结构和DDS自定义外设的搭建。这篇文章主要介绍一下如何在PYNQ中驱动平时长剑的OLED12864显示屏，并显示BadApple（毕竟有屏幕的地方就要有BadApple）。效果如下：

板级调试小助手（2）ZYNQ自定义IP核构建属于自己的DDS外设在上期文章中讲述了小助手的系统结构和原理。在PYNQ的框架开发中，我们一般可以将PL端当做PS端的一个外设，通过读写寄存器的方式来操作外设的功能，就类似于在开发ARM和DSP中操作外设一样，不同时的是，我们可以通过FPGA定制我们自己需要的外设结构，例如本次文章需要提到的DDS外设。

zynq启动和程序固化流程FPGA的启动方式主要包含主动模式、被动模式和JTAG模式。当FPGA器件上电时，它作为控制器从配置器件EPCS中主动发出读取数据信号，并将EPCS的数据读入到自身中，实现对FPGA的编程。这种模式下，配置信息储存在EPCS等非易失性存储器中，适用于不需要频繁升级的场景。EPCS(Erasable Programmable Configurable Serial)是一种串行存储器，专门用于存储和加载FPGA的配置数据。

Vitis Accelerated Libraries 学习笔记--OpenCV 运行测试目录1. 简介2. 实例测试2.1 实例介绍2.1 创建工程3 常见错误3.1 核心共享库报错4. 总结

Petalinux 制作ZYNQ镜像文件流程在Zynq-7000 SoC中搭建运行Linux，嵌入式软件栈。处理器系统引导是一个分两个阶段的过程。第一个阶段是一个内部 BootROM，它存储 stage-0 的引导代码。BootROM 在 CPU 0 上执行，CPU 1 执行等待事件（WFE）指令。 BootROM 还配置必要的外围设备，以开始从其中一个引导设备获取第一阶段引导加载程序（FSBL）引导代码。可编程逻辑（PL）不是由 BootROM配置的。第二种状态是 FSBL 引导代码。这通常存储在闪存、SD卡中，或者可以通过JTAG下载。B

使用SDRPI运行openwifi和设置网口目录一制作启动盘二使用串口的方式启动openwifi三无线连接四网口设置，有线连接五使用SSH登录

Vitis AI 环境搭建 & KV260 PYNQ 安装 & 要点总结目录1. 环境2. 工具及版本介绍2.1 工具版本兼容性2.2 DPU结构2.3 DPU命名规则3. Vitis AI 配置要点

TQ15EG开发板教程：在MPSOC上运行ADRV9371（vivado2018.3）首先需要在github上下载两个文件，本例程用到的文件以及最终文件我都会放在网盘里面，地址放在本文最后。首先在github搜索hdl选择第一个，如下图所示

ZYNQ EMIO MIO先来了解GPIO的BANK分布，在UG585文档GPIO一章中可以看到GPIO是有4个BANK，注意与MIO的BANK区分。 BANK0 控制32个信号，BANK1控制22个信号，总共是MIO的54个引脚，也就是诸如 SPI,I2C,USB,SD 等 PS 端外设接口； BANK2和BANK3共能控制64个PL端引脚，注意每一组都有三个信号，输入EMIOGPIOI，输出EMIOGPIOO，输出使能EMIOGPIOTN，类似于三态门，共192个信号。可以连接到PL 端引脚，通过PS控制信号。

Zynq—AD9238数据采集DDR3缓存千兆以太网发送实验（前导）ACM9238 高速双通道ADC模块自助服务手册AD9238Zynq—AD9238数据采集DDR3缓存千兆以太网发送实验（一）-CSDN博客

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