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【AXI总线专题】-AXI-LITE总线解读AXI-LITE总线只支持单次突发，也就是说每次传输只能传一个数据。另外，传输的数据位宽只支持32bit或者64bit

ZYNQ PL端向PS端发出中断在之前的项目中知道zynq的PS端可以通过AXI总线向PL端的IP核写入数据，而PL端也可以通过AXI总线去访问PS端的DDR等设备。然而当PL端的IP在接收到PS端的指令完成操作后，该如何告知PS端我已经完成操作了呢？有一种方式是PS端使用AXI总线轮询，不停地访问AXI总线直到出现预期的标志位。另外一种方式则是使用PL端到PS端的中断，在完成操作后发出一个中断通知PS端可以进行后续的处理了。 #### PL端向PS端发出触发的方式在zynq上有16个PL到PS端的常规中断接到双核心的PS端，每个CP

赛灵思 XC7K325T-2FFG900I FPGA Xilinx Kintex‑7XC7K325T-2FFG900I 是 Xilinx Kintex‑7 系列中一款工业级 (I) 高性能 FPGA，基于 28 nm HKMG HPL 工艺制程，核心电压标称 1.0 V，I/O 电压可在 0.97 V–1.03 V 之间灵活配置，并可在 –40 °C 至 +100 °C 温度范围内稳定运行。该器件提供 326 080 个逻辑单元、840 个 DSP48E1 切片、16 404 480 位 Block RAM，以及 16 条 12.5 Gb/s GTP/GTX 高速收发器，支持多达 500

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【ZYNQ MP开发】Linux下使用bootgen命令生成BOOT.bin报错架构不对问题探究在移植 u-boot 时，涉及到把多个文件打包进 BOOT.bin，经过查询，使用以下脚本，使用 Vitis 带的 bootgen 工具打包 BOOT.bin：

Zynq移植canopen协议站canfestival+控制电机运动从零开始，在ZYNQ开发板上移植cnafestival，并最终控制电机运动。主要分别五部分1. Vivado导出硬件XSA文件 2. 创建vitis工程，并移植Canfestival 3. 对象字典工具的安装及使用 4. 开发板通过SDO报文配置电机PDO参数 5. 开发板通过PDO报文控制电机运动

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ZYNQ-IP-AXI-GPIOAXI GPIO 可以将 PS 端的一个 AXI 4-Lite 接口转化为 GPIO 接口，并且可以被配置为单端口或双端口，每个通道的位宽可以独立配置。通过使能三态门可以将端口动态地配置为输入或输出。 AXIGPIO 是 ZYNQ PL 端的一个 IP 核，可以将 AXI-Lite Master 转为 GPIO，并且一个 AXI-Lite 接口可以通过 AXI interconnect 模块控制多个 AXI-GPIO。

如何学会学习?

4 AXI USER IP使用AXI Interface封装IP，并使用AXI Interface实现对IP内部寄存器进行读写实现控制LED的demo，这个demo是非常必要的，因为在前面的笔记中基本都需哟PS端与PL端就行通信互相交互，在PL端可以通过中断的形式来告知PS端一些事情，或者PS端时刻盯着某个寄存器等着PL端告诉他一些事情，但是这个这个过程比较独占CPU资源的，一般使用中断的方式；但是PS端比较方便的就是通过读写寄存器的方式控制PL端的操作，而且是要通过AXI接口，因此这个demo比较重要

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5-1 创建和打包AXI Interface IP创建和打包AXI Interface IP的前流程和后流程step 1 ：选择类型1：将当前的工程打包成IP

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1 使用EMIO在ZCU106手册中写到，用户可用的USER IO大部分在PL端，包括LED, PUSHBUTTOPN, DIP switch; 因此我们只能使用PL端的资源，也就是EMIO

ZYNQ初识10（zynq_7010）UART通信实验基于bi站正点原子讲解视频：系统框图（基于串口的数据回环）如下：以下，是串口接收端的波形图，系统时钟和波特率时钟不同，为异步时钟，，需要先延时两拍，将时钟同步过来，取到start_flag信号，由start_flag信号结合clk_cnt、bps_cnt两个计数器取到rx_flag信号，随后在rx_flag高电平时计算clk_cnt以及bps_cnt两个信号。最后两个信号uart_done、uart_data则在串口发送模块有所体现。

ZYNQ初识7（zynq_7010）RAM_IP核学习汇总正点原子bi站教学视频。但由于目前的学习板PL端缺乏时钟晶振，所以需要从PS端调用时钟供给PL端使用，也就造成顶层文件的设置出现一些问题，在IP核创建调用和例化过程中一些功能会受到限制，所以以下仅作汇总参考。

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10. zynq应用开发--camke编译如果只做 Linux 应用开发，只需要一个 sdk.sh 文件即可，可以脱离 Petalinux 和 Vitis，也可以编译其三方的应用，可以说一劳永逸。

不想写代码的我

基于ZYNQ-7000系列的FPGA学习笔记11——IP核之单端RAM读写上一期内容，我们学习了VAVADO软件IP核中的锁相环，这一期我们IP核中的单端RAM实验通过例化VAVADO软件中的BMG（Block Memory Generator）模块，配置成一个单端口的RAM，并对其实现读写操作，然后通过仿真观察波形是否争取，最后下载到FPGA开发板中，通过在线调试工具对实验结果进行验证。

不想写代码的我

基于ZYNQ-7000系列的FPGA学习笔记3——开发环境搭建&点亮一个LED在上一期中，我们介绍了ZYNQ的相关内容，本期开始，我们正式开启FPGA的开发，首先先来搭建开发环境和尝试点亮一个LED灯

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【ZYNQ】PS端CPU私有定时器产生定时中断Zynq 7000系列PS端的定时器的结构框图如下图所示。从图中可以看到系统所包含的定时器资源有：系统看门狗定时器（Syetem Watchdog Timer）、每个CPU处理器包含一个32位看门狗和32位的私有定时器、两个Triple Timer Counter 定时器、一个64位共享定时器。所有定时器都与中断控制器相连，可以产生中断。

ZYNQ-7020嵌入式系统学习笔记（1）——使用ARM核配置UART发送Helloworld本工程实现调用ZYNQ-7000的内部ARM处理器，通过UART给电脑发送字符串。硬件：正点原子领航者-7020 开发平台：Vivado 2018、 SDK

PYNQ 框架 - 中断（INTR）驱动目录1. 简介2. 分析2.1 Block Design2.2 AXI Timer2.2.1 IP 基本信息

PL端：LED闪烁vivado2024.1LED闪烁新建一个vivado实验点击 Project Manager 下的 Add Sources 图标（或者使用快捷键 Alt+A）

会点灯的大力水手

3-ZYNQ 折腾记录 -PS_PL AXI InterfacesZynq UltraScale+ MPSoC集成了功能丰富的四核或双核Arm® Cortex-A53 MPCore基于处理系统(Processing System, PS)和可编程逻辑(Programmable Logic, PL)的单一设备。

XiaoChaoZhiNeng

基于Zynq SDIO WiFi移植三(支持2.4/5G)设备作为WIFI热点时，连接出现了下述问题：1 手机连接需要三次，三次都需要输入密码；2 平板连接需要三次，三次都需要输入密码；