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不想写代码的我8 天前
笔记·学习·fpga开发·嵌入式·zynq
基于ZYNQ-7000系列的FPGA学习笔记11——IP核之单端RAM读写上一期内容,我们学习了VAVADO软件IP核中的锁相环,这一期我们IP核中的单端RAM实验通过例化VAVADO软件中的BMG(Block Memory Generator)模块,配置成一个单端口的RAM,并对其实现读写操作,然后通过仿真观察波形是否争取,最后下载到FPGA开发板中,通过在线调试工具对实验结果进行验证。
不想写代码的我22 天前
笔记·学习·fpga开发·嵌入式·zynq
基于ZYNQ-7000系列的FPGA学习笔记3——开发环境搭建&点亮一个LED在上一期中,我们介绍了ZYNQ的相关内容,本期开始,我们正式开启FPGA的开发,首先先来搭建开发环境和尝试点亮一个LED灯
Include everything25 天前
嵌入式硬件·fpga开发·zynq
【ZYNQ】PS端CPU私有定时器产生定时中断Zynq 7000系列PS端的定时器的结构框图如下图所示。 从图中可以看到系统所包含的定时器资源有:系统看门狗定时器(Syetem Watchdog Timer)、每个CPU处理器包含一个32位看门狗和32位的私有定时器、 两个Triple Timer Counter 定时器、一个64位共享定时器。所有定时器都与中断 控制器相连,可以产生中断。
阳排1 个月前
笔记·学习·fpga开发·zynq
ZYNQ-7020嵌入式系统学习笔记(1)——使用ARM核配置UART发送Helloworld本工程实现调用ZYNQ-7000的内部ARM处理器,通过UART给电脑发送字符串。 硬件:正点原子领航者-7020 开发平台:Vivado 2018、 SDK
hi941 个月前
嵌入式硬件·fpga开发·zynq·pynq
PYNQ 框架 - 中断(INTR)驱动目录1. 简介2. 分析2.1 Block Design2.2 AXI Timer2.2.1 IP 基本信息
li星野2 个月前
fpga开发·zynq
PL端:LED闪烁vivado2024.1LED闪烁新建一个vivado实验点击 Project Manager 下的 Add Sources 图标(或者使用快捷键 Alt+A)
会点灯的大力水手2 个月前
xilinx·zynq
3-ZYNQ 折腾记录 -PS_PL AXI InterfacesZynq UltraScale+ MPSoC集成了功能丰富的四核或双核Arm® Cortex-A53 MPCore基于处理系统(Processing System, PS)和可编程逻辑(Programmable Logic, PL)的单一设备。
XiaoChaoZhiNeng2 个月前
5g·fpga·zynq·ap·sdio
基于Zynq SDIO WiFi移植三(支持2.4/5G)设备作为WIFI热点时,连接出现了下述问题:1 手机连接需要三次,三次都需要输入密码;2 平板连接需要三次,三次都需要输入密码;
XiaoChaoZhiNeng3 个月前
5g·fpga·zynq
基于Zynq SDIO WiFi移植一(支持2.4/5G)基于SDIO接口的WIFI,在应用上,功耗低于USB接口,且无须USB Device支持,满足某些应用场景
辣个蓝人QEX3 个月前
fpga开发·modelsim·zynq
【FPGA开发】Modelsim如何给信号分组前面已经发布过了一篇关于 Modelsim 的入门使用教程,针对的基本是只有一个源文件加一个仿真tb文件的情况,而实际的工程应用中,往往是顶层加多个底层的源文件结构,如果不对信号进行一定的分组,就会显得杂乱不堪,本文就此介绍一下在Modelsim中,如何对信号进行分组。
li星野3 个月前
fpga开发·zynq·7010
ZYNQ:点亮LED灯1、需求分析:分析需要实现什么功能 2、系统设计:对系统进行设计,需要哪些模块,实现什么功能,数据流怎么走,带宽、工作频率怎么样 3、硬件选项:根据功能、性能需求选择合适的FPGA芯片 4、绘制系统框图:确定系统内各个子模块的结构层次,梳理对外的输入输出信号和字模块之间的交互信号 5、绘制波形图:工具模块功能结合芯片数据手册,确定模块信号的时序关系,使用绘图软件绘制各个模块的波形图 6、编写RTL代码:严格按照编写各个模块的代码 7、软件仿真:调试RTL代码,出现和绘制相同的仿真波形 8、新建工程:新建F
XiaoChaoZhiNeng3 个月前
5g·fpga·zynq·sdio
基于Zynq SDIO WiFi移植二(支持2.4/5G)经过编译,将移植好的uboot、kernel、rootFS、ramdisk等烧录到Flash中,上电启动,在log中,可看到sdio设备
辣个蓝人QEX3 个月前
网络·嵌入式硬件·网络协议·tcp/ip·fpga·zynq
【ZYNQ 开发】填坑!双核数据采集系统LWIP TCP发送,运行一段时间不再发送且无法ping通的问题解决之所以说是填坑,是因为之前写了一篇关于这个双核数据采集系统的调试记录,问题的具体表现是系统会在运行一段时间后(随机不定时,长了可能将近两小时,短则几分钟),突然间就不向电脑发送数据了,用wireshark抓取的话,也是发完最后一包后,又开始ARP的广播了,并且ping不通板子,但是两个核都还在正常运行,可以打印出相应的信息,并没有卡死在某个地方。
吉孟雷3 个月前
fpga开发·verilog·led·仿真·vivado·zynq
ZYNQ FPGA自学笔记ZYNQ FPGA主要特点是包含了完整的ARM处理系统,内部包含了内存控制器和大量的外设,且可独立于可编程逻辑单元,下图中的ARM内核为 ARM Cortex™-A9,ZYNQ FPGA包含两大功能块,处理系统Processing System(ps)和可编程逻辑Progarmmable Logic(pl),为了实现 ARM 处理器和FPGA之间的高速通信和数据交互,发挥 ARM 处理器和FPGA的性能优势,需要设计高效的片内高性能处理器与FPGA之间的互联通路。从zynq内部框图看ps与pl端的高速互联
神电测控4 个月前
linux·arm开发·fpga开发·labview·zynq·神电测控·王电令
第6章>>实验9:PS(ARM)端与PL端FPGA之间(通过DMA进行通信和交互)-《LabVIEW ZYNQ FPGA宝典》上一节实验里面介绍的FIFO通道比较适合在PS端和PL端之间传递速度要求不高的连续数据流等数据,如果要传递高吞吐率的数据就不合适了。
神电测控5 个月前
linux·arm开发·fpga开发·labview·zynq·神电测控·王电令
第6章>>实验7:PS(ARM)端Linux RT与PL端FPGA之间(通过Memory存储器进行通信和交互)《LabVIEW ZYNQ FPGA宝典》上一节实验里面介绍的Reg寄存器通道比较适合在PS端和PL端之间传递标量数据,也就是单个元素,如果要传递多个元素的数组或者连续数据流的话,Reg寄存器通道就不是很合适了。
神电测控5 个月前
linux·arm开发·fpga开发·labview·编程语言·zynq·神电测控
第6章>>实验6:PS(ARM)端Linux RT与PL端FPGA之间(通过Reg寄存器进行通信和交互)-《LabVIEW ZYNQ FPGA宝典》前面第五章入门实验和上一个实验5里面我们向大家展示通过了布尔类型的Reg寄存器通道实现了ZYNQ PS端ARM和PL端FPGA二者之间的开关量交互,抛砖引玉。
神电测控5 个月前
linux·arm开发·fpga开发·labview·zynq·正点原子·神电测控
第6章>>实验8:PS(ARM)端Linux RT与PL端FPGA之间(通过FIFO队列进行通信和交互)-《LabVIEW ZYNQ FPGA宝典》上一节实验里面介绍的Memory存储器通道比较适合在PS端和PL端之间传递数组或者向量等数据,也就是多个相同类型的元素,如果要传递像ADC采集这样的连续数据流,Memory存储器通道就不是很合适了。
9527华安5 个月前
fpga开发·zynq·sdi·gtx·高速接口·sfp
Zynq系列FPGA实现SDI编解码转SFP光口传输(光端机),基于GTX高速接口,提供6套工程源码和技术支持目前FPGA实现SDI视频编解码有两种方案:一是使用专用编解码芯片,比如典型的接收器GS2971,发送器GS2972,优点是简单,比如GS2971接收器直接将SDI解码为并行的YCrCb422,GS2972发送器直接将并行的YCrCb422编码为SDI视频,缺点是成本较高,可以百度一下GS2971和GS2972的价格;另一种方案是使用FPGA逻辑资源部实现SDI编解码,利用Xilinx系列FPGA的GTP/GTX资源实现解串,利用Xilinx系列FPGA的SMPTE SDI资源实现SDI编解码,优点是合理
To丶紫罗兰5 个月前
fpga开发·音视频·verilog·zynq·aix4
板级调试小助手(3)基于PYNQ的OLED视频显示在之前的文章中介绍了《板级调试小助手》的系统结构和DDS自定义外设的搭建。这篇文章主要介绍一下如何在PYNQ中驱动平时长剑的OLED12864显示屏,并显示BadApple(毕竟有屏幕的地方就要有BadApple)。效果如下: