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如何学会学习?

4 AXI USER IP使用AXI Interface封装IP，并使用AXI Interface实现对IP内部寄存器进行读写实现控制LED的demo，这个demo是非常必要的，因为在前面的笔记中基本都需哟PS端与PL端就行通信互相交互，在PL端可以通过中断的形式来告知PS端一些事情，或者PS端时刻盯着某个寄存器等着PL端告诉他一些事情，但是这个这个过程比较独占CPU资源的，一般使用中断的方式；但是PS端比较方便的就是通过读写寄存器的方式控制PL端的操作，而且是要通过AXI接口，因此这个demo比较重要

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5-1 创建和打包AXI Interface IP创建和打包AXI Interface IP的前流程和后流程step 1 ：选择类型1：将当前的工程打包成IP

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1 使用EMIO在ZCU106手册中写到，用户可用的USER IO大部分在PL端，包括LED, PUSHBUTTOPN, DIP switch; 因此我们只能使用PL端的资源，也就是EMIO

ZYNQ初识10（zynq_7010）UART通信实验基于bi站正点原子讲解视频：系统框图（基于串口的数据回环）如下：以下，是串口接收端的波形图，系统时钟和波特率时钟不同，为异步时钟，，需要先延时两拍，将时钟同步过来，取到start_flag信号，由start_flag信号结合clk_cnt、bps_cnt两个计数器取到rx_flag信号，随后在rx_flag高电平时计算clk_cnt以及bps_cnt两个信号。最后两个信号uart_done、uart_data则在串口发送模块有所体现。

ZYNQ初识7（zynq_7010）RAM_IP核学习汇总正点原子bi站教学视频。但由于目前的学习板PL端缺乏时钟晶振，所以需要从PS端调用时钟供给PL端使用，也就造成顶层文件的设置出现一些问题，在IP核创建调用和例化过程中一些功能会受到限制，所以以下仅作汇总参考。

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10. zynq应用开发--camke编译如果只做 Linux 应用开发，只需要一个 sdk.sh 文件即可，可以脱离 Petalinux 和 Vitis，也可以编译其三方的应用，可以说一劳永逸。

不想写代码的我

基于ZYNQ-7000系列的FPGA学习笔记11——IP核之单端RAM读写上一期内容，我们学习了VAVADO软件IP核中的锁相环，这一期我们IP核中的单端RAM实验通过例化VAVADO软件中的BMG（Block Memory Generator）模块，配置成一个单端口的RAM，并对其实现读写操作，然后通过仿真观察波形是否争取，最后下载到FPGA开发板中，通过在线调试工具对实验结果进行验证。

不想写代码的我

基于ZYNQ-7000系列的FPGA学习笔记3——开发环境搭建&点亮一个LED在上一期中，我们介绍了ZYNQ的相关内容，本期开始，我们正式开启FPGA的开发，首先先来搭建开发环境和尝试点亮一个LED灯

Include everything

【ZYNQ】PS端CPU私有定时器产生定时中断Zynq 7000系列PS端的定时器的结构框图如下图所示。从图中可以看到系统所包含的定时器资源有：系统看门狗定时器（Syetem Watchdog Timer）、每个CPU处理器包含一个32位看门狗和32位的私有定时器、两个Triple Timer Counter 定时器、一个64位共享定时器。所有定时器都与中断控制器相连，可以产生中断。

ZYNQ-7020嵌入式系统学习笔记（1）——使用ARM核配置UART发送Helloworld本工程实现调用ZYNQ-7000的内部ARM处理器，通过UART给电脑发送字符串。硬件：正点原子领航者-7020 开发平台：Vivado 2018、 SDK

PYNQ 框架 - 中断（INTR）驱动目录1. 简介2. 分析2.1 Block Design2.2 AXI Timer2.2.1 IP 基本信息

PL端：LED闪烁vivado2024.1LED闪烁新建一个vivado实验点击 Project Manager 下的 Add Sources 图标（或者使用快捷键 Alt+A）

会点灯的大力水手

3-ZYNQ 折腾记录 -PS_PL AXI InterfacesZynq UltraScale+ MPSoC集成了功能丰富的四核或双核Arm® Cortex-A53 MPCore基于处理系统(Processing System, PS)和可编程逻辑(Programmable Logic, PL)的单一设备。

XiaoChaoZhiNeng

基于Zynq SDIO WiFi移植三(支持2.4/5G)设备作为WIFI热点时，连接出现了下述问题：1 手机连接需要三次，三次都需要输入密码；2 平板连接需要三次，三次都需要输入密码；

XiaoChaoZhiNeng

基于Zynq SDIO WiFi移植一(支持2.4/5G)基于SDIO接口的WIFI，在应用上，功耗低于USB接口，且无须USB Device支持，满足某些应用场景

辣个蓝人QEX

【FPGA开发】Modelsim如何给信号分组前面已经发布过了一篇关于 Modelsim 的入门使用教程，针对的基本是只有一个源文件加一个仿真tb文件的情况，而实际的工程应用中，往往是顶层加多个底层的源文件结构，如果不对信号进行一定的分组，就会显得杂乱不堪，本文就此介绍一下在Modelsim中，如何对信号进行分组。

ZYNQ：点亮LED灯1、需求分析：分析需要实现什么功能 2、系统设计：对系统进行设计，需要哪些模块，实现什么功能，数据流怎么走，带宽、工作频率怎么样 3、硬件选项：根据功能、性能需求选择合适的FPGA芯片 4、绘制系统框图：确定系统内各个子模块的结构层次，梳理对外的输入输出信号和字模块之间的交互信号 5、绘制波形图：工具模块功能结合芯片数据手册，确定模块信号的时序关系，使用绘图软件绘制各个模块的波形图 6、编写RTL代码：严格按照编写各个模块的代码 7、软件仿真：调试RTL代码，出现和绘制相同的仿真波形 8、新建工程：新建F

XiaoChaoZhiNeng

基于Zynq SDIO WiFi移植二(支持2.4/5G)经过编译，将移植好的uboot、kernel、rootFS、ramdisk等烧录到Flash中，上电启动，在log中，可看到sdio设备

辣个蓝人QEX

【ZYNQ 开发】填坑！双核数据采集系统LWIP TCP发送，运行一段时间不再发送且无法ping通的问题解决之所以说是填坑，是因为之前写了一篇关于这个双核数据采集系统的调试记录，问题的具体表现是系统会在运行一段时间后（随机不定时，长了可能将近两小时，短则几分钟），突然间就不向电脑发送数据了，用wireshark抓取的话，也是发完最后一包后，又开始ARP的广播了，并且ping不通板子，但是两个核都还在正常运行，可以打印出相应的信息，并没有卡死在某个地方。

ZYNQ FPGA自学笔记ZYNQ FPGA主要特点是包含了完整的ARM处理系统，内部包含了内存控制器和大量的外设，且可独立于可编程逻辑单元，下图中的ARM内核为 ARM Cortex™-A9，ZYNQ FPGA包含两大功能块，处理系统Processing System（ps）和可编程逻辑Progarmmable Logic（pl），为了实现 ARM 处理器和FPGA之间的高速通信和数据交互，发挥 ARM 处理器和FPGA的性能优势，需要设计高效的片内高性能处理器与FPGA之间的互联通路。从zynq内部框图看ps与pl端的高速互联