smartconnect base_addr offset_addr

Q:

if dut reg is offset(0x04); axi vip connect to dut with a smc which base addr (0xa000_0000); send aw= base+offset(0xa000_0004 )to wr reg; but inside of dut, the awaddr is still base+offset(0xa000_0004) not 0x4

A:

过了smartconnect后,在你仿真custom IP内部awaddr看到的地址应该是AXI协议上的地址的,即0xa000_0004 ,而不是 0x4。

但是你在IP内部逻辑使用地址的时候,你可以写RTL去过滤掉这个基地址就可以了。

相关推荐
FPGA之旅1 天前
FPGA从零到一实现FOC(一)之PWM模块设计
fpga开发·dubbo
XMAIPC_Robot1 天前
基于ARM+FPGA的光栅尺精密位移加速度测试解决方案
arm开发·人工智能·fpga开发·自动化·边缘计算
cycf1 天前
状态机的设计
fpga开发
szxinmai主板定制专家1 天前
【精密测量】基于ARM+FPGA的多路光栅信号采集方案
服务器·arm开发·人工智能·嵌入式硬件·fpga开发
千宇宙航1 天前
闲庭信步使用SV搭建图像测试平台:第三十二课——系列结篇语
fpga开发
千宇宙航2 天前
闲庭信步使用SV搭建图像测试平台:第三十一课——基于神经网络的手写数字识别
图像处理·人工智能·深度学习·神经网络·计算机视觉·fpga开发
小眼睛FPGA2 天前
【RK3568+PG2L50H开发板实验例程】FPGA部分/紫光同创 IP core 的使用及添加
科技·嵌入式硬件·ai·fpga开发·gpu算力
forgeda2 天前
如何将FPGA设计验证效率提升1000倍以上(2)
fpga开发·前沿技术·在线调试·硬件断点·时钟断点·事件断点
9527华安3 天前
FPGA实现40G网卡NIC,基于PCIE4C+40G/50G Ethernet subsystem架构,提供工程源码和技术支持
fpga开发·架构·网卡·ethernet·nic·40g·pcie4c
search73 天前
写Verilog 的环境:逻辑综合、逻辑仿真
fpga开发