一、用户端的带宽 = DDR3芯片的带宽
当DDR3芯片是800M时，用户端是200M，FPGA往DDR3芯片里写/读数据，中间（双向箭头处）会产生一个带宽，用户端往MIG IP核读/写数据也会产生一个带宽，二者带宽是相等的。用户端DDR3因为是上下边沿同时采样，故DDR3的带宽为：800 X 2 X 16，16即DDR3的数据位宽为16位；用户端处的带宽为：200 X 数据位宽，数据位宽是指用户端从IP核里读/写数据的位宽。二者相等，即800 X 2 X 16 = 200 X 数据位宽。最终可得数据位宽为128。可从IP核的coe文件中得到证实：
二、系统时钟
对DDR3与MIG IP核详解（一）的系统时钟配置作一个补充
No buffer:表示MIG IP 核内部没有例化IBUF的原语
当PLL倍频为200M时直接输入FPGA，就不会产生IBUF
没有选择NO buffer，系统内部会自动产生一个IBUF，IBUF会让输入的信号更加稳定。