LCD显示技术完全指南：原理·制造·驱动·FPGA实现之基础二

篇2：薄膜晶体管的秘密------TFT-LCD的像素阵列与开关逻辑

上一篇我们弄懂了LCD的核心是"百叶窗"------液晶分子在电场下集体转向，控制光线通过量。

但问题来了：一块1080p的屏幕有超过200万个像素，你怎么可能为每个像素单独拉一根导线去控制它的电压？

答案就是藏在玻璃基板上的那个"小开关"------薄膜晶体管（TFT）。这一篇我们来拆解这个开关的逻辑，顺便回答一个经典面试题：存储电容是干什么用的？

一、从"被动矩阵"到"主动矩阵"------为什么必须加TFT？

1.1 早期LCD的噩梦：交叉串扰

在没有TFT的年代（计算器、电子表用的小尺寸段式LCD），所有像素共享同一组行列电极：

行电极（扫描线） ：每一行一个公共电极
列电极（数据线） ：每一列一个公共电极
像素位于行与列的交点，由两层电极重叠的区域构成

这种结构叫做 被动矩阵（Passive Matrix） 。要驱动某个像素，就在对应的行和列上同时施加电压。听起来很直接，对吧？

致命缺陷 ：液晶是一种"慢响应"材料，它的透光率取决于 有效电压的长时间平均值 。在被动矩阵中，每一行只有极短的时间被选中（占空比 = 1/行数），其余时间该行的像素会受到其他列信号的干扰（半选效应）。结果就是：

对比度极低（因为未被选中的行无法完全关断）
响应时间变得更慢（电压作用时间太短）
严重串扰（点亮一个像素会连带让同行/同列的其他像素微微亮）

简单说：被动矩阵无法实现高分辨率、高对比度的显示。

1.2 TFT如何破局------每个像素配一个"锁存器"

主动矩阵（Active Matrix） 的思路：为每个像素单独配备一个 开关元件 ，让它能够在扫描线选中时"打开"，将数据线上的电压存入像素内；当扫描线关闭后，开关断开，像素电压被存储起来，直到下一帧刷新。

这个开关就是 薄膜晶体管 。它的作用可以类比数字电路中的 采样保持电路 ：

栅极（Gate）接扫描线 → 高电平时开关导通
源极（Source）接数据线 → 导通时将数据电压写入像素
漏极（Drain）接像素电极 → 写入电压后，即使开关关闭，电压仍保持在像素电容上

关键优势 ：

每个像素独立保持电压，不受其他行扫描的影响
占空比可以做到接近100%（像素在整个帧周期内持续发光，只是更新在瞬间）
对比度和串扰问题大幅改善

工程比喻 ：被动矩阵像一个大房间的照明灯，一个开关控制所有灯；主动矩阵像每个座位都有独立的小台灯，还有一个"门卫"（TFT）负责在需要时打开给台灯充电，然后关上门让电量保持到下次充电。

二、一个像素背后的电路：TFT + 存储电容 + 液晶电容

2.1 等效电路模型

一个典型的TFT-LCD像素电路包含三个核心元件：

TFT开关 ：n型增强型MOSFET（制造在玻璃上，使用非晶硅或多晶硅）
液晶电容 Clc Clc ：像素电极与公共电极（Vcom）之间的电容，液晶材料作为电介质
存储电容 Cst Cst ：额外制作的电容，一端接像素电极，另一端通常接公共电极（或上一行的扫描线，取决于架构）

等效电路如下：

text

复制代码

数据线（Source Line）
    │
    ┌──────┐
    │  TFT │  ← 栅极接扫描线（Gate Line）
    └──┬───┘
       │
    像素电极 ──┬── C_lc ── Vcom
              │
              └── C_st ── Vcom（或Vghost）

2.2 液晶电容 C lc：不够用的"天生电容"

ClcC lc 由像素电极面积、液晶层厚度和液晶介电常数决定。典型值约0.1~0.5pF。

问题：当TFT关闭时，C lc 上存储的电荷会因为以下原因泄漏：

TFT本身的漏电流（非晶硅TFT的关态电流不可忽略）
液晶材料中的离子杂质（尽管比被动矩阵时代好很多）
像素电极与其他信号线之间的寄生电容耦合

如果只靠C lc，电压保持时间可能远小于一帧（16.6ms@60Hz），导致亮度衰减、闪烁、图像残留。

2.3 存储电容 C st：工程师的"作弊器"

为了解决保持问题，人为增加一个电容 并联在液晶电容上，这就是 CstC st 。它的电容值通常是 ClcC lc 的2_{10倍，典型值1}5pF。

作用：

增加总存储电荷量，使电压衰减更慢（时间常数 τ=Roff⋅(Clc+Cst) 变大）
降低像素对寄生耦合的敏感度（因为总电容大了，相同耦合电荷引起的电压变化 ΔV=Q/C更小）
允许TFT的关态电阻要求放宽，降低工艺难度

存储电容的两种常见接法 ：

类型	连接方式	优点	缺点
Cs on common	另一端接固定的公共电极（Vcom）	电压稳定，不受扫描线跳变影响	占用像素面积，降低开口率
Cs on gate	另一端接上一行扫描线	无需额外电极层，开口率高	上一行扫描线跳变会通过Cst耦合到像素，需要时序补偿

工程建议 ：Cs on gate在窄边框设计中更常见，但驱动时序必须考虑"馈通电压（Feedthrough Voltage）"的影响------上一行扫描线从高变低时，会通过Cst拉低当前像素电压。解决方法是提高公共电极电压或进行像素电压预补偿。

三、像素阵列的工作时序：逐行扫描，整行写入

3.1 整体架构

一个TFT-LCD面板的阵列由三部分组成：

栅极驱动（Gate Driver） ：通常位于面板左侧或右侧，逐行输出高电平脉冲，打开对应行的所有TFT
源极驱动（Source Driver） ：位于面板上侧或下侧，每列对应一个输出，在行选通期间将目标灰阶电压送到数据线上
像素阵列 ：M行 × N列，每个像素独立

3.2 一行扫描的完整过程

以第n行为例：

栅极驱动输出高电平 （Vgh，通常15~30V）到第n行扫描线 → 该行所有TFT导通
源极驱动同时将N个像素的目标电压加载到N条数据线上（每列一个电压）
数据电压通过导通的TFT写入像素电极，同时对 C lc+Cst充电
栅极驱动输出低电平 （Vgl，通常-5~-10V）关闭TFT → 像素电压被锁存在电容上
这一行像素开始保持电压，直到下一帧再次被刷新（或采用极性反转时更新）

时间要求 ：一行选通的时间 ≈ 1 / (刷新率 × 行数)。例如60Hz、1080p：一行时间 ≈ 1/(60×1080) ≈ 15.4μs。在这15μs内，必须完成数据线上的电压建立和像素电容的充电。

3.3 源极驱动的"同时"是伪并行的

源极驱动内部实际上是一个串行转并行的结构：

数字RGB数据以像素时钟（PCLK）节拍串行输入
源极IC内部的移位寄存器和锁存器将一行数据收齐
行选通脉冲到来时，所有DAC同时输出模拟电压到数据线上

这就是为什么RGB接口需要像素时钟、行同步、场同步------FPGA要保证数据与时钟对齐，且在一行有效时间内完整送出一行数据。

四、栅极驱动的接力赛：移位寄存器的妙用

4.1 传统的COG/COF栅极驱动IC

在面板外接的栅极驱动IC内部，核心是一个 移位寄存器 ：

垂直同步（VSYNC）或场起始脉冲（STV）触发第一行
每个时钟脉冲（CPV）将"高电平"移位到下一级
输出使能（OE）控制实际输出脉冲宽度

这种结构天然产生逐行扫描脉冲，且脉冲宽度可以精确控制。

4.2 GOA技术：把栅极驱动做到玻璃上

GOA（Gate on Array） 是窄边框和降成本的关键技术。它将移位寄存器电路用TFT直接制作在玻璃基板的边缘，取代外接的栅极驱动IC。

优点：

省去栅极驱动IC的物料成本和绑定工艺
可以实现更窄的下边框（尤其是手机屏）
减少外部连接，提高可靠性

缺点：

占用玻璃边缘面积（左右边框仍需要一定宽度）
对TFT一致性要求极高（一个GOA单元失效可能导致整行不亮或整屏异常）
修复困难（一旦玻璃上的TFT损坏，整块面板报废）

工程提示 ：当你拿到一块屏的规格书，如果发现它只列出了源极驱动IC的型号，而没有栅极驱动IC，那很可能采用了GOA。这时候驱动时序中需要特别关注STV（起始脉冲）和CPV（时钟） 的上升/下降沿要求，以及OE（输出使能） 的宽度，否则可能出现扫不完或重影。

五、分辨率、刷新率、像素时钟的数学关系

5.1 像素时钟PCLK的计算

像素时钟（Pixel Clock）决定了数据从FPGA/控制器送往源极驱动的速率。基本公式：

其中：

H to tal = 一行总像素数（包括HFP、HBP、HSYNC宽度）
V to tal = 一帧总行数（包括VFP、VBP、VSYNC宽度）

例如常见的1024×600@60Hz屏，假设：

H_total = 1344（实际有效1024 + 水平消隐320）
V_total = 625（实际有效600 + 垂直消隐25）
PCLK = 1344 × 625 × 60 ≈ 50.4 MHz

5.2 为什么需要消隐（Blanking）？

消隐区间看似浪费，实则必不可少：

行消隐（HBlank） ：给源极驱动时间完成内部锁存和数据建立，同时允许栅极驱动脉冲上升/下降沿避开数据变化
场消隐（VBlank） ：给栅极驱动完成最后一行关闭，同时给源极驱动准备下一帧第一行数据的时间

踩坑预警 ：很多初学者直接用"有效分辨率×刷新率"计算PCLK，然后发现屏幕不亮或者花屏。原因就是忽略了消隐区。实际工作中，直接从规格书的时序表读取 H to ta l 和V to tal 更可靠。

六、开口率：为什么高分辨率屏反而更暗？

6.1 什么是开口率？

开口率（Aperture Ratio） = 像素中光线能够通过的面积 / 像素总面积。

一个像素中，除了液晶工作的"透明窗口"，还有：

TFT器件本身（不透光）
栅极扫描线（金属，不透光）
数据线（金属，不透光）
存储电容的电极（若采用金属-绝缘体-金属结构，也不透光）

这些结构会遮挡背光。对于1080p屏幕，每个像素尺寸很小，金属线宽和TFT尺寸无法等比例缩小，导致 开口率随分辨率提高而下降 。

6.2 开口率的影响

亮度：开口率50%意味着背光一半的光被浪费了。要达到相同亮度，背光需要更亮 → 功耗增加
对比度 ：金属线反射环境光，会降低暗态对比度
寿命：更高亮度的背光意味着更快的LED老化

改善手段 ：

将存储电容做成透明电极结构（Cs on common可用ITO作为上电极，提高开口率）
缩小TFT尺寸（但会增大沟道电阻，影响充电能力）
采用低温多晶硅（LTPS）TFT，迁移率高，TFT可以更小

工程权衡 ：高PPI（每英寸像素数）的屏幕往往需要更强的背光和更精细的驱动时序。驱动设计时，PCLK会变得很高（例如4K@60Hz需要500MHz以上），FPGA需要选择支持高速SerDes的器件。

七、☕ 工程师私房话

面试官爱问：存储电容的Cs on gate为什么会导致馈通电压？

答案：当上一行扫描线从Vgh降到Vgl时，下降沿通过Cst耦合到当前像素电极，产生一个负向跳变ΔV。公式：

实际上ΔV可达几百毫伏，足以引起亮度变化。解决方法：

在驱动IC中提高公共电极电压（Vcom shift）
在时序上让上一行关断时刻避开像素敏感区间
采用差分驱动或补偿算法

调试技巧：如何判断TFT是否正常工作？

当你点亮一块屏但发现某些行不亮或亮度异常：

用示波器测量扫描线的波形，确认每一行都有Vgh脉冲，且脉冲宽度一致
检查Vgh/Vgl电压是否正确（Vgh不足会导致TFT导通电阻大，充电不足，亮度暗）
如果整屏亮度不均，可能是公共电极电压Vcom在不同区域有压降（电阻过大），多见于大尺寸屏

制造冷知识：TFT的沟道长度是按"微米"算的，但那是光刻机的极限

非晶硅TFT的沟道长度通常在3~10μm，比CPU里的晶体管（几纳米）大三个数量级。因为玻璃基板不能承受高温工艺，且光刻设备精度有限。这就是为什么LCD面板的PPI天花板远低于OLED------TFT尺寸和金属线宽限制了解析度。