FPGA|IP核PLL调用测试:调用IP核

1、选择tools-》Megawizard plug-In manager

2、选择第一项,下一步

3、选择ATPLL,芯片系列、和输出文件类型,输出文件名称,单击next

4、出现配置PLL界面

5、选择输入时钟频率,单击next

6、生成reset、和locked信号,单击next

7、一路next到这个界面

8、我们输出5路信号

c0 25MHZ,c2 75MHZ,C2 100 MHZ C3 150MHZ c4 200MHZ,配置如下图

9、后面的可以保持默认,直接点击finish出现下图

10、继续点击finish ,选择yes

11、文件就生成了,IP和调用ok,可以在files里面查看生成的问价

相关推荐
乌恩大侠3 小时前
【OAI】 USRP 在conf文件中的配置,RU选项
fpga开发
qq_小单车1 天前
xilinx-DNA
fpga开发·xilinx
Flamingˢ1 天前
FPGA中的嵌入式块存储器RAM:从原理到实现的完整指南
fpga开发
Flamingˢ1 天前
FPGA中的存储器模型:从IP核到ROM的深度解析与应用实例
网络协议·tcp/ip·fpga开发
FPGA小c鸡2 天前
【FPGA深度学习加速】RNN与LSTM硬件加速完全指南:从算法原理到硬件实现
rnn·深度学习·fpga开发
Aaron15882 天前
通信灵敏度计算与雷达灵敏度计算对比分析
网络·人工智能·深度学习·算法·fpga开发·信息与通信·信号处理
博览鸿蒙2 天前
IC 和 FPGA,到底区别在哪?
fpga开发
思尔芯S2C2 天前
FPGA原型验证实战:如何应对外设连接问题
fpga开发·risc-v·soc设计·prototyping·原型验证
Flamingˢ2 天前
FPGA实战:VGA成像原理、时序详解与Verilog控制器设计与验证
fpga开发
FPGA_小田老师2 天前
xilinx原语:OSERDES2(并串转换器)原语详解
fpga开发·lvds·xilinx原语·oserdese·并串转换