作为 CPU 端的 PCIe PHY 来说，通常不需要额外支持 125MHz 的 REFCLK ，标准实现只需支持 100MHz 差分参考时钟即可。
具体可以从以下几个方面来理解：
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PCIe 标准规定 ：PCI-SIG 从 PCIe 1.0 到最新的 6.0/7.0，均将 **100MHz 差分时钟（通常为 HCSL/LVDS 电平）** 定义为主流标准参考时钟（REFCLK）。所有 PCIe 端点设备（Endpoint）的标准要求都是支持 100MHz，CPU Root Complex/Root Port 作为系统核心，自然以 100MHz 为强制支持基准。
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125MHz 的常见用途 ：125MHz 参考时钟多见于 FPGA/嵌入式 SoC 内部设计 中。因为这类芯片往往同时集成以太网（125MHz 是常见基准）和 PCIe，为了共用时钟域或适配 SerDes 内部分频比（如 125MHz × 64 = 8Gbps PCIe Gen3），才会选择 125MHz 或 250MHz 作为 PHY 的输入参考。但这属于 FPGA/IP 内部的灵活配置，并非 PCIe CEM/Board 级标准对 CPU 的强制要求。
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系统时钟架构角度：在常见的 Common Clock（公共时钟）架构中，主板上的时钟发生器产生 100MHz 差分时钟，一路分给 CPU/芯片组的 PCIe PHY，另一路通过插槽（CLK+/CLK-）分给插卡。整个系统共用 100MHz 基准，CPU PHY 只需锁存这路 100MHz 时钟并通过内部 PLL 倍频出高速线速率（如 2.5G/5G/8G/16G/32GTs），不需要再兼容 125MHz。
总结一下设计考量：
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如果你的 CPU PCIe PHY 面向通用主板/插卡生态（标准 Root Port），只支持 100MHz 差分 REFCLK 完全满足协议规范和兼容性要求，无需加 125MHz。
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只有在做特殊的嵌入式异构集成（比如 CPU 内部集成的 PCIe 控制器兼做 FPGA 逻辑，且有以太网时钟复用需求）时，才可能根据实际 SerDes IP 配置考虑支持 125MHz，但这属于定制化场景，不是 PCIe 协议对 CPU 的通用要求。
如果在具体 CPU 的 PHY datasheet 或 TRM 里看到"支持 100/125/250MHz REFCLK"，那一般是从 IP 复用灵活性角度描述的，实际产品化时锁定 100MHz 即可。