vivado 定义输入延迟

定义输入延迟
输入延迟相对于器件接口处的时钟进行定义。除非已经在参考时钟的源引脚上指定了 set_clock_latency ，否则输
入延迟相当于从发送沿到时钟走线、外部器件和数据走线的绝对时间。如果已单独指定时钟时延，那么就可以忽略时
钟走线延迟。

两类分析的输入延迟数值：
Input Delay(max) = Tco(max) + Ddata(max) + Dclock_to_ExtDev(max) - Dclock_to_FPGA(min)
Input Delay(min) = Tco(min) + Ddata(min) + Dclock_to_ExtDev(min) - Dclock_to_FPGA(max)
下图是一个解读最小和最大输入延迟给出了建立 （最大）和保持 （最小）分析中输入延迟约束的简单示例，假设已在
CLK 端口上对 sysClk 时钟进行定义：
set_input_delay -max -clock sysClk 5.4 [get_ports DIN]
set_input_delay -min -clock sysClk 2.1 [get_ports DIN]

负输入延迟意味着数据在发送时钟沿之前到达器件接口。