Chapter 3 Semiconductor Devices
这一章介绍功率管和diode.下图为 独立器件 D2PAK (Double Decawatt Package, also classified as TO-263)封装和集成功率管.
3.1 Discrete Power Transistors
100V 器件的参数如下, 有silicon和GaN
3.1.1 The Silicon Power MOSFET
分离硅型功率管为double-diffused MOS transistor (DMOS). Vth=3V, Vgs可达15V, Vds耐压可到200V. Ron为正温度系数. 因此可以多个管子并联.
BJT为负温度系数, 会造成thermal runaway, 即温度越高, one finger Ron越小, 集中电流越大, 最终烧毁.
3.1.2 The Superjunction MOSFET
PN嵌套可作为super junction 超节, 从而提高耐压 到900V.
3.1.3 The Insulated-Gate Bipolar Transistor (IGBT)
IGBT刨面图如下所示, 是在DMOS的drain下加入p-region. 形成PNP. 可视为MOS+diode. 只能传输单向电流. Vge为-8V to 15V.
IGBT的关断靠少子结合, 因此关断时间很慢, 达到ms, 具有尾电流效应. IGBT的开关频率为1-20KHz, 最近也能达到100KHz.
IGBT的耐压可达400V - 1700V.
3.1.4 The Gallium-Nitride Transistor
GaN长在硅p-sub上, 即GaN-on-Si, GaN和AlGaN. 异质结形成二维电子气, 能产生高速, low ron层. GaN的Vth较小, 为2V. Vgs也被限制在5V.
GaN device的耐压为600V, 目前也有到1200V. GaN没有体二极管, 因此不会有diode recover charge loss. 但是source到drain还是表现出二极管, VF压降比MOS还高.
3.1.5 The Silicon-Carbide Transistor
碳化硅Silicon Carbide (SiC)器件耐压更高, 达到600V以上. 于单向器件IGBT不同, SiCk是双向器件.
3.2 Power Transistors in Integrated Circuits
芯片集成功率管+数字+模拟+monitor能替换整个系统. 集成功率管为lateral device
3.2.1 Drain-Extended Transistors
drain-extended MOS (DEMOS) 如下图所示, 通过轻掺杂的drain extension来提高Vds耐压. DEMOS是高压器件, 但不是power器件, 可以改变Length, 做模拟设计. 注意deep N burry 层次.
3.2.2 Lateral DMOS Transistors
double-diffused MOS transistor (DMOS) 为power器件. 下图展示了lateral DMOS transistor (LDMOS), 用在Bipolar-CMOS-DMOS (BCD) 工艺.
LDMOS Cross Section
High VDS. 可耐压100V. Low RDSon: Ron可达100mΩ. 需要极其小心 drain 和source body diode. 与 P-sub到Drain的body diode ! 如上图所示.
DMOS Transistor Layout
LDMOS由n个finger组成. W = n ⋅Wf
DMOS Transistor Sizing
Area-Specific on-Resistance Rsp=Rdson × Area . Area=Pitch × W
3.2.3 Silicon-on-Insulator Technologies (SOI)
SOI 技术采样氧化层buried oxide (BOX)隔离, 避免了PN串通. 但是寄生电容会产生loss.
3.2.4 Monolithic GaN Integration
集成GaN可以减小gate loop寄生, GaN的p-type器件性能远远弱于n-type. 另外GaN集成器件的mismatch更大.
3.3 Parasitic Effects
3.3.1 Parasitic Bipolar Junction Transistor
对于半桥功率管, 当下管关闭时, 通过电感的续流电流流过下管体二极管, 让Vsw= -0.7V. 这样会形成寄生NPN, 即Vsw-Psub-外围Nwell. 电子作为少子注入到psub, 外围Nwell被拉跨. 解决办法是加入guard ring, 如Fig 3.10(b)所示.
双重 guard ring的隔离吸收效果如下图所示, 可以大大减小敏感电路n-well的Ic抽载. 实际芯片中甚至由三重guard ring.
在电感电流最小值为负时, 关断下管, Vsw会达到Vbat+0.7V, 形成寄生PNP, 空穴注入sub. 靠高掺杂的deep nwell进行隔离寄生pnp.
Latch-Up
对于反相器CMOS结构, 天然形成PNP and NPN 寄生三极管. I × Rp,n > 0.7V, 管子开始导通. 当电流放大系数 𝛽p ⋅ 𝛽n > 1, 定位为latch up 栅锁. latch up触发条件可能为leakage current, capacitive coupling, transient voltage undershoot and overshoot, electro-static discharge, electromagnetic interference, and particle upset.
可通过打ESD 即 JEDEC standard JESD78, 将每个IO pin拉出或者灌入电流, 看有无excessive电流判断是否有latch up风险.
消除latch up措施:
确保P和N区域打足够多的sub到well的contact, 这样carriers就能被吸收掉
在pwell和nwell周边放上小电阻的guard ring
把距离隔开能增加base width和减少current gain. 高掺杂的n+埋层能抑制寄生PNP
Isolation of Circuit Blocks
对于敏感电路可加入deep N well隔离层进行隔离. 但需要注意有些器件例如bandgap用到的NPN BJT管子会自带n+埋层. 敏感电路需要远离noisy device, 因为少子结合遵循1/distance, 当然也可以用SOI技术, 把每个器件放在自己的BOX.
3.3.2 Capacitive Coupling
Capacitive Coupling Inside Isolation
由于电容coupling, V2上升/下降会导致Ibp上升或者下降, 引起latch up.
Substrate Coupling Due to Fast dv/dt Transitions
deep nwell 因为面积大, 和p-sub形成的电容很大. 当dpn接到Vboot上, 跳变速度达到10V/ns, cap为pF, 因此电流达到100mA. 这股sub电流最终到达gnd, 但是local能达到几V, 造成失效或者误翻转. 因此一定要多打p-sub的contact!
可通过加入p+埋层, 或者背后金属back-side metallization (BSM), 解决p-sub coupling问题, 但工艺不一定支持.
3.4 Safe Operating Area (SOA)
(a), 功率管的最大电流/电压形成safe operating area (SOA) 安全工作区域.
(b), 随着Vds的增加, 寄生PNP通了, 呈现负阻性, 即Vds变小, Ids增加, 叫snapback.
(c), 功率管fully on, 电流Id成负温度系数 (这是好事, 防止thermal instability). 随着Vgs减小, Id成正温度系数, 这是因为Vth呈现负温度系数, 在Vgs较小时Vth dominates. Ron始终为正温度系数.
3.5 Integrated Diodes
二极管有两种结构, P area做在n-well中, 或者n area做在p-well中. 设计时一定要万分小心寄生NPN或者PNP开启!
3.5.1 Diodes with a Parasitic PNP Transistor
二极管做在N well里, 一定要注意形成了PNP寄生三极管, 即 P(Anode 阳级)N(nwell Cathode阴级)P(psub). 这会造成大量电流从p流入psub, 而不通过n, 造成二极管失效! 例如100mA电流流过P, 只有50mA电流从N出来, 还有50mA电流流向了Psub.
可以通过添加deep nwell解决, 把PN二极管包起来, base和collector短接, 这样PNP电流gain减小到1%.
3.5.2 Diodes with a Parasitic NPN Transistor
二极管也可做在P well里, pwell外面用deep nwell包起来. 虽然会形成NPN寄生三极管如Fig 3.19(b)所示, 但是collector和base都是N被连到一起了, 因此不会导通. Zener diode就是用这种结构, 需要小心在高温100C下, junction leakage到sub变大.
3.5.3 The DMOS Transistor As a Power Diode
如下图所示, 把DMOS的gate和source短接, 利用body diode可形成二极管. 需要用deep nwell把MOS包起来, 减小PNP current gain到0.1%. 个人认为 DNW需要接高电位, 而不是drain, 才能掐断寄生PNPsub三极管.
3.5.4 Zener Diodes
Zener diode可clamp和形成voltage基准. Zener diode做在p阱中, 被deep nwell包起来. 天然形成寄生NPN和PNP三极管, 如图Fig 3.21
把pwell和DNW短接的 C-B short Zener需要确保, P电位在0V以上, 否则psub会往dnw导通.
把nwell和DNW短接的 C-E short Zener天然形成寄生PNP, 造成很大电流流向psub, 造成latch up, 要小心.
Zener diode雪崩击穿电压在6V作用, 因此可作为clamp来保护MOS管子的Vgs. 一般来说, Zener diode可走10 - 100uA / um (emitter 周长). 如果要走大电流就用active zener diode结构. 如下图所示
Zener diode BV电压呈现正温度系数, 2 to 40mV/∘C, 可结合呈负温度系数的的PN节 (TC = −2mV∕∘C at room temperature) 实现温度补偿. C-E short Zener可以重叠在一起, 注意DNW需要接到更高电位.