DDR内存总线的信号完整度SI一直是PCB设计的重要课题。 影响DDR DQ SI的因素相当多，包括反射、损耗、以及串音（Crosstalk，或称Xtalk）等等。 Xtalk即在相邻走线之间，由于电磁耦合而产生的干扰，尤其当其因为整体走线空间不够造成两两走线间间距不足时，Xtalk就会更加明显。
DDR bus由于同时具备有single-end单端走线、走线空间极度限制、bus线很多（含ECC的话，DDR4以下x72，DDR5是x40），囊括这些对于Xtalk不利的因子于一身，因此对于Xtalk的设计考量非常吃重！
Stripline设计
传统做法常将DDR讯号走于PCB外层（Microstrip）; 然而，若将DDR讯号放在内层（Stripline）并适当参考上下平面，能够有效降低走线之间的电磁耦合，因而减少Xtalk的发生，也就间接提升整体的讯号完整度。 接下来，我们将探讨 Stripline 对于降低Xtalk的原理与优势，并分享一些设计重点。
为何 Stripline 可改善 DDR Xtalk？
1. 更好的电磁屏蔽效果
在内层走线时，上下均有参考平面作为屏蔽，能限制电场与磁场的扩散范围，降低走线之间的耦合。 因此和外层的 Microstrip 相比，Stripline 设计更能有效减少Xtalk。
2. 可控制的特性阻抗与更一致的介质环境
走线位于内层时，其上下介质环境相对一致，电场环境相对Microstrip更加对称，所以可以更精准地控制特性阻抗。 在外层走线由于空气介电常数DK与PCB材料不同，且不稳定因素多，因此 Stripline 方式能提升阻抗一致性。
3. Very Low Far-end Crosstalk
Crosstalk分成两种，Near-end crosstalk（NEXT）与Far-end crosstalk（FEXT），对DDR而言我们关注的是FEXT。 我们在什么？ Stripline的FEXT为0！ Why？一文中已经知道透过叠构的设计，将走线放在内层（Stripline），电磁波的偶模速度（Even-mode velocity）与奇模速度（Odd-mode velocity）会趋近于相等，因此可以得到非常低的FEXT。
Case Study
Microstrip
我们利用Cadence的Topology Workbench（TopWb）来实际作一遍看看结果会差异多少！
这是一个很基本的DDR PCB pre-layout simulation的通道，包含DDR Controller IBIS model、DRAM IBIS model和一个简单的传输线bus。
我们先来看PCB通道设计成微带线（Microstrip）会如何。
在Trace Editor这里我们可以设置叠构，其中包含了介质与导体厚度、材料DK与DF、金属导电率、金属蚀刻角度与金属表面粗糙度。 右下角表格可以设定需要几条传输线，每条线的线宽、线距与整体的线长是多少。 例如，现在这个设计是介质厚度为4mil，DK与DF各为3.4与0.006，而Soldermask的厚度为0.5mil，DK与DF为4与0.02。 Single-end传输线的线宽为6.4mil，两两线之间的间距为5mil，Differential pair的线宽/线距为4.8/7.5mil。
Trace Editor可以很快地分析每条Single-end传输线以及Differential pair的阻抗，可以看到每条Single-end阻抗接近50Ohm（会看到48Ohm是因为Spacing很近，有耦合电容Cm导致阻抗变低），Differential Pair的阻抗要看最下面的i-j，阻抗为100Ohm。
我们是做DDR Write，所以会需要再Controller IBIS里头设置激发源，DDR的每条DQ线都应该要有不同的data pattern传输，所以要给Random（给PRBS也是可以），并记得要把"Same Pattern for all signals"关掉，不然所有的DQ都会强制打一样的pattern。
接着设定Data Rate，这里我们给他3.2Gbps，也可以在这里给Controller与Memory定义IO model，对于DDR而言就是On-die terminator（ODT）。
我们可以看到眼图有非常大的Crosstalk噪声！
Stripline
我们将走线放到内层，也就是利用Stripline的走线方式。
可以很清楚地看到眼图好非常多，整个眼睛都明亮起来！
有看过Intel platform design guide的就知道，Intel在定义DDR的走线间距时，Microstrip都会定义较远，印象有落在9H~11H，而Stripline只要大约5H~7H，Crosstalk就是一个很大的因素。