MIG_IP核的时钟系统

MIG_IP核的时钟系统

时钟的种类和配置

整体框图

  • DDR_PHY_CLK:DDR3的工作频率,用来得到想要的线速率。假设此时钟为800M,那么DDR双沿采样,线速率为1600Mbit;
  • UI_CLK:DDR_PHY_CLK的四分之一或二分之一,取决于MIG_IP的设置
  • DDR_SYS_CLK:DDR的输入系统时钟,MIG_IP内部使用此时钟来产生内部读写和工作时钟,MIG_IP内部会自动计算分频或倍频系数
  • DDR_REF_CLK:MIG的参考时钟,这个时钟频率是固定的,如果工作频率>666MHz ,参考时钟应为300MHz/400MHz,其他工作频率固定为200MHz。如果系统时钟为200M,也可以使用系统时钟作为参考时钟,这样可以省去一个时钟。
  • 对于DDR_SYS_CLK和DDR_REF_CLK,如果是从FPGA内部PLL输出的,且PLL输出时配置GBUFF,属性选择No Buffer。如果是外部输入,则应该加上BUFFER。
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