PCIE-403 Pro VU13P+47DR信号处理板

UD PCIe-403pro信号处理模块支持插入标准的服务器中使用,也可以+12V供电独立供电使用,支持多卡级联。模块基于VU13P+47DR架构,对外接口有PCIe3.0×16、PCIe4.0×8(国产器件)、40G/100G/200G以太网、千兆以太网、GPIO和串口等。FPGA搭载2组80bit位宽+1组32位宽的DDR4存储器,2个FMC+(兼容FMC子板)接口,满足VITA57.1和VITA57.4规范(只全互联了LA33:0和GTY15:0),支持标准的FMC或FMC+子卡接入。全部器件选择工业级和以上质量等级元器件。

应用行业:

    1. 软件无线电SDR、无线通信原型验证、算法验证
    2. 频谱监测测向、雷达侦察定位、卫星调制解调
    3. 数据采集存储、波形生成与回放

产品特点:

    1. 支持8收(5Gsps@14bit)8发(9.8Gsps@14bit)的宽带AD/DA
    2. 2个FMC+接口,满足双宽规范
    3. 3组DDR4,其中两组位宽80bit,1组位宽32位
    4. 支持PCIe3.0x16、40G/100G/200G等高速接口
    5. 支持多卡级联(通过MICO或光纤口)
    6. 板载PLL,支持外参考同步所有的GTY时钟
    7. 支持通过以太网远程更新固件程序
    8. 支持监控状态监控
    9. 单电源+12V供电,支持插入标准服务器或单独使用
    10. 板载GPS/BD模块,也支持IRIG-B码时统输入
    11. 供电充足(VU13P核电源150A,47DR核电源50A),满足满负荷FPGA程序运行
    12. 一体化散热器,支持加固、三防处理
  1. 主要技术参数:

  2. FPGA: XCVU9P、XCVU13P可选配

  3. FPGA外挂3组DDR4,分别80bit、80bit和32bit

  4. ZYNQ的PS外挂1组DDR4,位宽64bit

  5. 两个FMC+扩展连接器,全互联了LA33:0和GTY15:0

  6. 支持GPS/BD授时和定位、IRIG-B码接口

  7. QSFP-DD光纤接口,支持UDP/IP、TCP/IP、RapidIO、Aurora协议,速率≥25Gbps

  8. 温度监控:可以检测PCB板、环境或散热片温度

  9. 电压监控:FPGA自带电压监控功能

  10. LED灯:电源指示灯1颗,状态指示灯4颗

  11. PCIe3.0×16:金手指

  12. PCIe4.0×8:MICO接口,支持PCIe、SATA、NVME等互联

  13. QSFP+_DD接口:支持8路10G以太网、2路40G以太网、2路100G以太网、1路200G以太网,同时也支持UDP/TCP、RapidIO、Aurora协议

  14. GPIO口:16路,分2组,分别为12路和4路,支持3.3V电平,速率最高40MHz

  15. RS232口:2路标准RS232电平,速率最高120Kbps

  16. RS485口:2路半双工,速率最高12Mbps,兼容RS422电平

  17. 千兆网口:1路,RJ45连接器, 支持10M/100M/1000M BASE-T

  18. 外时钟接口:SMA,到PLL的参考时钟输入

  19. 外接电源口:直流+12V,

  20. 输出电源:支持输出(500mA电流)+12V或+3.3V供外接天线使用

  21. PCB板尺寸:111.15mm×246mm×2 slot

  22. DC +12V(±5%),功耗45W~145W(根据FPGA的频率和使用资源消耗)

  23. 工作温度:-20~+45℃、-40~+60℃可选

  24. FPGA的所有管脚已例化

  25. FPGA读写DDR4、RS232/485/GPIO接口回环、PCIe接口识别到卡、获取板卡温度、接收GPS/BD模块数据、千兆以太网络PHY与计算机联通、光纤接口测试、LED跑马灯等

  26. ADC采数案例、DAC发数案例

  27. 模块用户手册(含硬件及软件说明、模块结构及散热注意说明)

  28. 产品出货:模块1张(带FPGA散热片)、配套连接器(不带线),不含光模块,保修卡1份(FPGA为易损件不保修)

  29. 合格证、测试(试验)报告

相关推荐
坏孩子的诺亚方舟7 天前
FPGA系统架构设计实践15_高云Arora V系列时钟体系
fpga开发·系统架构
FPGA小徐8 天前
入门 CNN 结构全解析|从流程图理论到 FPGA Verilog 硬件实现(含习题带讲解)
fpga开发
FPGA小徐8 天前
FPGA 数字信号处理:并行 FIR 与串行滤波器设计原理、对比与完整 Verilog 实现
fpga开发
Saniffer_SH8 天前
【高清视频】Gen6 服务器还没到,Gen6 SSD 怎么测?Emily 现场演示三种测试环境
人工智能·驱动开发·测试工具·缓存·fpga开发·计算机外设·压力测试
zlinear数据采集卡9 天前
双核架构深度解析:ARM+FPGA如何让数据采集卡实现500Ksps高性能?
arm开发·fpga开发·架构
9527华安9 天前
FPGA实现GTH Transceivers Wizard传输2路视频,基于aurora 8b10b编解码架构,提供4套工程源码和技术支持
fpga开发·gth·aurora 8b10b·transceivers
奔袭的算法工程师9 天前
论文解读--Sparse4D v3: Advancing End-to-End 3D Detection and Tracking
人工智能·目标检测·计算机视觉·自动驾驶·信号处理
江畔柳前堤9 天前
github实战指南01-账号配置与 SSH 密钥
运维·人工智能·深度学习·ssh·github·pyqt·信号处理
江畔柳前堤9 天前
github实战指南02-仓库管理与 Issue
人工智能·深度学习·github·信号处理·caffe·wps·issue
FPGA小徐10 天前
FPGA 数字信号处理(二):并行 FIR 滤波器的 Verilog 全流程设计与实现
fpga开发