【FPGA】Verilog HDL编辑、RTL仿真、网表生成主流软件

Verilog HDL编辑、RTL仿真、网表生成工具

[1 主流Verilog HDL 文本编辑器](#1 主流Verilog HDL 文本编辑器)
- [1.1 GVIM](#1.1 GVIM)
- [1.2 Notepad++](#1.2 Notepad++)
[2 主流RTL级逻辑仿真软件](#2 主流RTL级逻辑仿真软件)
- [2.1 VCS](#2.1 VCS)
- [2.2 ModelSim](#2.2 ModelSim)
- [2.3 对比总结](#2.3 对比总结)
[3 主流网表综合软件Design Compiler](#3 主流网表综合软件Design Compiler)

1 主流Verilog HDL 文本编辑器

1.1 GVIM

Vim，一种模式化的文本编辑器，它的主要优势在于：高效的键盘快捷键操作、可高度自定义及自动完成能力。Vim分为多种模式，常用的主要是普通模式、插入模式和命令行模式，这些模式各为不同的操作提供了便捷途径。普通模式主要用于编辑文本，插入模式用于插入新文本，而命令行模式则用于执行更复杂的操作，如查找替换、文件操作等。

Vim 的可自定义性是其一大亮点，用户可以通过.vimrc配置文件来设置自己的快捷键、插件等，实现个性化的编辑环境。插件系统也是Vim非常强大的一方面，有许多插件可以为Vim增加类似IDE的功能，如代码补全、语法检查、Git集成等。然而，Vim的学习曲线较为陡峭，初学者可能需要花费一定的时间来适应其模式化的操作以及丰富的键盘指令。

1.2 Notepad++

Notepad，作为Windows系统自带的文本编辑器，以其简约无比的界面和快速启动著称。它的主要特点是：简单易用、无需复杂配置即可开始编写代码。Notepad 的用户界面极为纯净，几乎不包含任何专门针对编程的功能，如语法高亮、代码完成或错误提示等。它的使用场景多半用于快速查看或编辑某些小的代码片段，或者在不需要复杂编程支持的情形下编写简单的脚本和程序。

使用Notepad编写代码，用户需要具备良好的代码组织能力，因为不会有IDE提供的导航和管理工具。此外，Notepad不支持多文件或大型项目的管理。使用Notepad写代码，对初学者来说可能是一段艰难的旅程，因为几乎没有任何辅助编码的工具可以使用。然而，这种极简的编辑环境有助于专注编码本身，一些开发者可能更喜欢这种无干扰的写作环境。

2 主流RTL级逻辑仿真软件

在FPGA仿真领域，VCS和ModelSim是主流的仿真工具。

2.1 VCS

VCS的全称是Verilog Compile Simulator，是Synopsis公司的电路仿真工具，可以进行电路的时序模拟。VCS属于编译型verilog仿真器，内部的仿真工具是DVE。VCS先将verilog/systemverilog文件转化为C文件，在linux下编译链接生成可执行文件，在linux下运行simv即可得到仿真结果。

仿真速度：VCS在仿真速度上有明显优势 ，尤其是对于大型设计，VCS的仿真速度可能是ModelSim的3到8倍。EDA厂商的主战场在linux、Unix等服务器端。VCS没有Windows版本，只有Linux版本可用。虽然有一些旧版本的VCS在Windows上可用，但这些版本已经过时，不支持新的Verilog/VHDL标准。

功能丰富：VCS可以dump全波形，追踪信号，统计上升沿和下降沿个数，显示状态机，截取特定位宽总线，波形任意位置marker，dump数组，查看寄存器数组，总线数值查找，信号间算数运算与逻辑运算，波形任意添加颜色等。
与Verdi集成：VCS与Verdi、VC Formal和VC VIP的原生集成，可以提供关键的周转时间和简便使用的优势，达到全面规划、覆盖率和执行管理的原生集成。VCS和Verdi这两个工具，这两个工具目前都属于synopsys公司。VCS主要负责编译运行Testbench和RTL，并负责生成相应的波形文件。而verdi主要负责加载波形文件，查看信号的波形及其对应的代码来进行调试验证。
性能和容量：VCS在性能和容量上有显著优势，适用于更大规模的设计。

2.2 ModelSim

脚本化仿真：ModelSim支持脚本化仿真，可以通过自动化脚本跑完输出pass还是fail，非常方便。
代码覆盖率：ModelSim提供代码覆盖率指标，帮助用户了解代码的测试覆盖情况，发现未测试到的漏洞。
仿真速度：虽然VCS在速度上有优势，但ModelSim的仿真速度也比ISE和Vivado自带的仿真器快很多，尤其在大型工程中表现明显。
联合仿真：ModelSim可以与Vivado或ISE联合仿真，提供更灵活的仿真环境。
波形显示：ModelSim的波形可以显示为模拟或数字形式，使输出波形更直观，特别是在AD和DA操作中非常方便。
SystemVerilog支持：ModelSim对SystemVerilog的支持使得实现一些复杂的激励变得更加方便。

2.3 对比总结

总的来说，VCS在仿真速度、功能丰富性和与Verdi的集成方面具有明显优势，适用于大型设计和需要高效调试的场景。而ModelSim在脚本化仿真、代码覆盖率、联合仿真和波形显示方面表现出色，适用于需要灵活仿真环境和详细测试覆盖的场景。选择哪种工具取决于具体的应用需求和设计规模。

3 主流网表综合软件Design Compiler

Design Compiler（以下简称DC）是Synopsys公司用于做电路综合的核心工具，可以将HDL描述的电路转换为基于工艺库的门级网表。

Design Compiler (DC) 是 Synopsys 公司的后端综合工具，主要用于将 RTL 代码转化为门级网表。在使用 DC 进行综合时，可以通过命令行模式或图形界面模式进行操作。对于初学者来说，图形界面模式（Design Vision）更直观易懂，而熟练后可以转向命令行模式（TCL模式）进行更高效的操作。