SERDES 是芯片里负责高速串行收发的硬核 IP/模块，全称 SERializer/DESerializer（串行器/解串器）。
- 基本作用
一句话：把"并行多根线"变成"高速一根线"，再变回来，用来做芯片之间或板卡之间的高速通信。
- 发送端（Serializer）：
把内部低速并行数据（比如 32bit、64bit 宽）
→ 按比特一位一位串行发送出去
→ 速率可以到几 Gbps 甚至几十 Gbps。
- 接收端（Deserializer）：
把高速串行信号
→ 恢复时钟和数据
→ 还原成并行数据给内部逻辑处理。
常见应用接口：
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PCIe、USB3.x、SATA、SAS
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Ethernet（1G/10G/25G/100G/400G 等）
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HDMI/DP、MIPI、CSI/DSI
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芯片间高速互连（如 SerDes-to-SerDes 直连）
- 为什么要用 SERDES？
- 减少引脚和走线：
比如 10Gbps 用 1 对差分线就能传，
换成并行 1Gbps 8bit 就要 8 对（还不算时钟）。
- 提升传输速率：
单通道很容易做到 10G、25G、56G、112Gbps，
并行总线很难同时跑这么高且保持信号完整性。
- 降低 EMI、简化 PCB 设计：
差分线+串行，抗干扰能力强，对布线要求相对可控。
- SERDES 内部主要组成（概念级）
不同厂商实现略有差异，但大致都有：
- PMA（Physical Media Attachment，物理介质适配层）
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并串/串并转换
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高速 TX 驱动、RX 输入缓冲
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预加重（Pre-emphasis）、均衡（Equalization）
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时钟恢复（CDR, Clock and Data Recovery）
- PCS（Physical Coding Sublayer，物理编码子层）
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8b/10b、64b/66b、128b/130b 等编码
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加扰（Scrambling），减少长 0/长 1，利于时钟恢复
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帧同步、对齐、校验等
- 时钟与 PLL/DLL
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产生高速串行时钟
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做时钟恢复和相位调整，保证采样点在眼图中心
- 关键性能指标
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线速率（Line Rate）：比如 2.5G、5G、10G、25G、56G、112Gbps
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通道数：一个 SERDES 控制器可能有 4/8/16 等多个 lanes
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眼图（Eye Diagram）：衡量信号质量，眼高、眼宽、抖动等
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抖动（Jitter）：包括随机抖动、确定性抖动
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误码率（BER）：如 1e-12、1e-15，越低越可靠
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功耗与面积：高速 SERDES 是芯片中最费电、最占面积的模块之一
- 在芯片中的位置和形态
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在 SoC/FPGA/ASIC 中，通常位于 I/O 环附近，靠近高速接口引脚。
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以 硬核 IP 形式提供：布局布线、模拟电路都由厂商优化好，用户通过配置寄存器选择速率、协议、均衡参数等。
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上层协议（如 PCIe 控制器、以太网 MAC）通过 TX/RX 数据接口与 SERDES 对接。