PLL展频原理与应用
一、什么是PLL展频？
PLL展频（Spread Spectrum） 是一种通过缓慢改变锁相环输出时钟频率，将能量分散到更宽频带上的技术。其核心思想是：不让时钟频率锁定在单一频率点，而是让频率在一个小范围内（如 ±0.5%~±2%）规律性变化，从而降低电磁干扰（EMI）峰值。
📢 通俗比喻：操场上的学生
- 无展频：老师吹固定频率哨子，学生步伐整齐划一 → 地面共振强烈（EMI尖峰）。
- 有展频：哨声在990Hz~1010Hz间缓慢变化，步伐错落 → 共振消失，能量分散。
在FPGA内部（如Xilinx MMCM、Intel PLL），通过配置调制波形（通常为三角波）和调制深度，使输出时钟频率在中心频率附近周期性摆动，从而将能量"摊平"。
二、展频功能的核心作用
1. 降低EMI，助力EMC认证
普通时钟在频域上呈现尖锐的谱线，容易超出FCC、CE等辐射限值。开启展频后，峰值能量通常可降低5dB ~ 15dB，是解决EMI超标最有效的"软件手段"之一。
2. 降低系统硬件成本
若不开展频，往往需要增加屏蔽罩、磁珠、多层地平面等昂贵措施。通过FPGA内部PLL展频，可简化PCB设计，节省BOM成本与PCB面积。
三、需要留意的副作用与工程陷阱
- 时序收敛风险：展频会导致瞬时频率变化，进行静态时序分析（STA）时必须留足余量，避免建立时间违规。
- 高速接口兼容性（大坑预警）
- DDR接口：对时钟抖动敏感，展频极易导致数据错误。
- PCIe/USB/SATA：仅支持符合协议规范的"下行展频（Down Spread）"，且幅度需严格控制在±300ppm以内（PCIe）。
- 建议：仅对非关键低速接口开启展频；若必须用于高速接口，务必选用下行展频并核对协议标准。
四、展频的三种模式及选型建议
| 模式 | 频率变化范围 | 优缺点 | 适用场景 |
|---|---|---|---|
| 中心展频 (Center) | Fc±ΔF | 平均频率等于标称值；但最高频率高于 Fc ，对时序压力较大。 | 对平均频率精度要求高，且时序余量充足时。 |
| 下行展频 (Down) | Fc - ΔF 至 Fc | 最高频率不超过 Fc ，时序最安全；平均频率略低。 | 工程首选，尤其适合高速接口与一般数字逻辑。 |
| 上行展频 (Up) | Fc 至 Fc + ΔF | 峰值频率超过标称值，时序风险大，极少用于EMI抑制。 | 基本不推荐。 |
💡 工程建议 ：优先采用下行展频，调制深度通常选择 0.5%~1%，调制频率设置在 30kHz~60kHz 之间，既可显著改善EMI，又避免引入过大周期抖动。
五、总结与实战经验
PLL展频本质是一种频率调制技术，用于解决EMI问题。在实际FPGA工程中：
- 优先下行展频：既降低EMI，又确保最高频率不超设计约束，时序最稳健。
- 调制幅度适中：幅度过大会引入过大抖动，影响内部逻辑稳定性。
- 调制频率合理：30kHz~60kHz是常见选择，避免音频干扰和PLL跟踪不良。
- 分域使用：给非关键低速逻辑开启展频；DDR、PCIe等高速接口若需展频，务必严格遵循协议规范并充分测试。
当你在EMC测试中遇到辐射超标问题时，不妨先从PLL的下行展频入手，往往能起到立竿见影的效果，既节省硬件成本，又保持系统稳定性。