在 Synopsys ZeBu 硬件仿真环境中，runClk并非指代某一个特定的底层硬件时钟，而是一个逻辑概念 。它代表的是 ZeBu 系统在加速/仿真模式下，驱动整个 DUT（Design Under Test）运行的主时钟节拍。
一、runClk的本质：虚拟的"步进时钟"
ZeBu 作为基于 FPGA 的硬件仿真器，其内部时钟网络非常复杂（包含多相位、门控时钟等）。runClk的作用是在仿真控制层面提供一个统一的"心跳"。
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它不是物理时钟 ：在 FPGA 板上，真实的时钟可能是
clk_50M或clk_100M，但runClk是 ZeBu Runtime 软件用来管理仿真进度的逻辑时钟。 -
它是"仿真步长"的载体 ：当你执行
zebu.run()或相关命令时，系统实际上是在按照runClk的节奏，协调 FPGA 硬件执行、信号采样、波形 dump 以及 Host 端的事务器（Transactor）交互。
二、工作原理：软硬件协同的"节拍器"
runClk的运行机制可以拆解为三个层面：
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编译映射阶段
在编译 RTL 时，ZeBu 编译器会识别设计中的时钟域，并将其映射到 FPGA 内部的专用时钟资源（Clock Tree）上。此时，
runClk的逻辑会被绑定到这些资源上，确保所有时序逻辑在正确的边沿（posedge/negedge）触发。 -
运行时控制阶段
在仿真启动后，ZeBu 的 Runtime 软件（运行在 Host 服务器上）通过 PCIe 链路控制硬件的执行。
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步进模式 ：
runClk的每个"滴答"（tick）对应硬件执行一个或多个时钟周期。 -
同步点 ：
runClk的节奏决定了 Host 何时从硬件读取波形数据、何时注入新的测试激励（Stimulus）。这保证了软件测试平台（Testbench）与硬件 DUT 之间的数据同步。
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调试与采样
当你设置断点（Breakpoint）或进行单步调试（Step）时，
runClk是最小步进单位 。调试器通过暂停runClk的推进来"冻结"硬件状态，以便你查看寄存器和内存的值。
三、runClk与 RTL 时钟的关系
在 RTL 代码中，你定义的 clk是设计时钟 ，而 runClk是系统仿真时钟。它们的关系如下：
| 特征 | RTL 时钟 (clk) |
ZeBu runClk |
|---|---|---|
| 定义来源 | RTL 代码中的 always @(posedge clk) |
ZeBu 仿真环境/脚本配置 |
| 物理实体 | FPGA 内部的真实时钟网络 | 仿真控制逻辑（软件+硬件协同） |
| 频率 | 由晶振或 PLL 产生，可高达数百 MHz | 受限于仿真器性能（通常几 MHz 到几十 MHz） |
| 作用 | 驱动 DUT 内部逻辑状态转移 | 驱动仿真进度、调试采样、事务交互 |
四、实际应用中的体现
在 ZeBu 脚本或 TCL 命令中，你通常不会直接操作 runClk的波形，但会通过它来控制仿真：
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设置仿真时长 ：
zebu.run(1000000)表示让runClk推进 100 万个 ticks。 -
频率配置 ：在环境设置中，你可以通过
zceiClockPort或类似接口，将 RTL 时钟的频率映射到runClk的速率上，从而控制仿真速度（例如，1 tick = 1 RTL clock cycle）。
总结
runClk是 ZeBu 硬件仿真流程中的仿真引擎节拍。它抽象了底层 FPGA 的物理时钟细节，为验证工程师提供了一个统一的、可控制的仿真时间轴，是连接 Host 软件控制与硬件执行的关键桥梁。