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全文摘要
gem5是一个模块化、事件驱动的计算机架构模拟器，支持ARM、x86、RISC-V等多种ISA，提供从功能级到乱序超标量的多种CPU模型，以及Classic和Ruby两种内存系统架构。它通过Python配置脚本定义仿真系统，使用SCons构建系统生成可执行文件，采用事件队列调度机制驱动仿真执行。
关键段落
- 核心架构: 采用分层设计，包括用户配置层（Python脚本）、配置层（SimObject参数系统）、构建层（SCons与代码生成）和仿真核心（C++对象与事件驱动调度）。
- CPU模型: 提供AtomicSimpleCPU（功能级）、TimingSimpleCPU（时序级）、O3CPU（乱序超标量）和MinorCPU（可配置流水线）四种模型，满足不同精度-速度需求。
- 内存系统: Classic系统支持简单多级缓存与隐式一致性；Ruby系统支持MOESI/MESI等显式一致性协议及网络建模。
- ISA支持: 完整实现ARM（AArch32/64）、x86-64（含微码分解）、
- RISC-V（含向量扩展）等架构的指令解码、寄存器定义和异常处理。
- 执行模式: Syscall Emulation模式直接转发系统调用至宿主机，适合用户态应用；Full System模式完整模拟OS内核与设备，支持真实操作系统启动。
- 构建流程: SCons解析.isa指令定义和Python SimObject定义，通过ISA解析器和marshal.py生成C++代码，最终编译为debug/opt/fast三种变体。
- 仿真机制: 基于事件队列的离散事件模拟，通过m5.instantiate()构建对象层次结构，m5.simulate()驱动事件循环直至遇到退出事件。