ASIC设计约束由优化设计和设计规则约束(DRC)两部分组成。
DRC是制造工厂的设计规则，主要是指转换时间、扇入扇出数和负载电容。
重要的设计概念：
1、时钟树
2、复位树：（1）复位恢复的时间 （2）复位移除的时间
3、时钟和复位信号策略
（1）对于多时钟的系统，需要在数据和控制信号上使用同步器。
（2）在逻辑综合阶段，使用统计学的方法来估算时钟的延时，并通过设置建立时间和保持时间余量的方式来进行逻辑综合和优化。
（3）在设计中采用手工例化的方式实例化时钟
（4）使用同步复位器，同步复位信号与主复位信号
影响设计性能的影响因素：
1、模块级约束：使用模块级单独的约束文件
2、顶层约束：
(1)时钟延迟信息
（2）输入接口延时信息
（3）输出接口延迟信息
（4）建立时间余量
（5）保持时间余量
模块级约束满足时序要求，但是并不能保证顶层的约束都能满足，原因如下：
1、如果设计的划分不是严格按照时序的顺序来进行，则在模块的边界处会产生额外的延迟。
2、数据到达快的话，系统保持时间违例
3、数据到达慢的话，系统会有建立时间违例
4、在综合过程中会出现多周期路径和不相关导致的时序异常
5、同步策略不佳导致的数据完整性问题
6、如果设计由层次化结构，则不能优化胶合逻辑。这种情况下，需要对设计进行扁平化处理，通过改变层次化的方式改进时序优化的效果。
约束条件：
1、面积约束
（1）RTL设计阶段：可以使用括号和合理分组的方式，通过资源共享、资源分配、消除死区的方式减少面积开销
（2）逻辑综合：通过使用工具特定的指令进行面积优化。
2、性能约束（工作频率）
3、功耗约束：
（1）架构设计：在低功耗的架构设计中，使用合理的上电下点策略和电源关闭模式
（2）使用低功耗的设计单元：在设计中使用低功耗设计单元时，designer 需要对这些低功耗的单元速度的影响由充分的认知
（3）RTL设计：在RTL设计阶段，使用门控时钟来减少系统的动态功耗
