1.三维闪存
背景：为了在芯片里封装更多的存储单元，就需要把存储单元做小，随着半导体技术的提升，Cell的尺寸不断减小，但是这样会导致隧道氧化层页随着变薄，这样阈值电压会发生变化，最终造成隧道氧化层损坏，就不能够很好的存储数据了。数据上的体现是Cell之间的相互干扰程度却不断增大；二维Flash遇到了技术上的瓶颈，这是人们发明了三维闪存，到了三维闪存之后，就不需要通过缩小Mos管来增加Cell数量了，所以单元间的相互干扰就大幅度减小。
类型：
3DVG(vertical gate垂直栅极) 沟道堆叠
3DVC(vertical channel垂直沟道)栅极堆叠
ONFI2.3协议(Open NAND Flash interface,开放闪存接口协议)是由多家厂商联合制定的NAND闪存接口标准，统一了NAND的硬件接口时序和命令集，能让主控兼容多种闪存。其中包括了两种硬件的接口模式，异步时序和同步时序模式。
2.DDR3信号定义
此处的Input和Output是对flash闪存而言的
ALE:对闪存的输入，地址锁存使能，DQx总线上的数据会被当做地址锁存到NAND的地址寄存器中
CE:片选使能，低电平有效，用于选取Flash中的一个Die
CLE：命令锁存使能，信号有效时，DQx上的数据会被当作命令锁存到NAND的命令寄存器中
DQx：半双工总线，传输命令，地址，数据
DQS，DQS_t：同步信号，在同步读写中，NAND都以DQS的边沿位基准来采样/发送数据
DQS_C:是DQS的互补差分信号，可以理解位差分DQS的负极，二者电平完全相反
RE，RE_t：读使能，负责将数据从NAND Flash中的串行数据传输到主机
RE_C：RE的差分互补信号
WE:写使能信号，负责将主机的数据写入到NAND的Cache中
WP：写保护信号，低电平有效，有效时整个闪存阵列的编程和擦除操作完全被禁止。
Vcc:给闪存的核心逻辑电路通电
Vccq:给闪存的IO接口供电
Vpp：可选外部高压电源，主要用于编程和擦除操作。
Vss：闪存所有电路的核心gnd
VssQ：IO接口的核心gnd
ZQ：DDR接口输出阻抗校准的专用引脚
NC：无连接引脚
DNU：禁止使用的引脚，必须严格悬空
RFu：给未来设计的保留引脚，严格悬空
3.DDR3的信号有效电平
standby：待机模式，也就是标准默认状态
idle：空闲模式，也就是芯片被选中，处于就绪状态
Commandinput：命令输入模式
Address input：地址输入模式
4.异步时序
闪存接口有异步和同步之分，异步的传输速度慢，同步的传输速度快，异步接口没有时钟，每一个数据读由一次RE_n信号触发，数据写由WE_n触发。同步时钟的数据读写和时钟同步。
异步写数据时序图
首先熟悉命令：
CLE：Command Enable 命令锁存使能，高电平有效时，IO总线上数据会当作命令会存入选中的flash中
CE_n:Chip Enable 片选信号，低电平有效，芯片的Die被选中
WE_n:写使能信号，下降沿有效，下降沿时将IO数据写入Cache中
ALE：Address 地址锁存使能，高电平有效，此时IO总线上传输的数据就是地址
IOx：总线，可传输命令地址数据
如上图：
步骤是：命令---地址-----数据
CLE低电平，说明命令已经准备好；CE低电平，说明已经选好了准备的Die；ALE由高电平变为低电平，说明地址已经由host发送到Flash； 这个时候准备传输数据，等待WE的上升沿到来，就可以进行异步写数据。
数据的采样
分析数据的采样过程：
这是异步写数据，采样只在上升沿部分，根据WE的节奏，具体如下：数据准备好后，在WE的下降沿开始建立数据，过程包括下降沿到上升沿之间的tWP,其中tDS又称为数据建立时间，在这段时间数据会稳定下来，为采样做准备；
在tDH是数据稳定时间，这段时间数据趋于稳定，可以用来采样；再往后到下一个下降沿来临之前称为下一个数据的采样时间。
数据中的交叉三角形是怎么出现的？执行采样的主体是谁？
这个交叉区域虽然也位于tDS之中，但是这个部分是信号的逻辑电平变化的过程，是一个过度的状态。
执行采样过程的硬件：NAND芯片内部的输入寄存器/锁存器
异步读数据时序图
首先CE高电平转低电平，说明Die被选中了；R/B是Ready和Busy状态，低电平是Busy状态，而高电平是Ready状态，允许读。然后RE是读使能，上升和下降沿均有效，读出数据；
读数据过程的采样？采样的主体是？
读数据的过程采样的主体是host，根据host的时钟；同样是RE下降沿开始建立数据，要等tREA时间时候数据才会逐渐趋于稳定；采样发生在RE上升沿，采样时间区间在tRHZ，这段时间数据是稳定的，适合采样。需要注意交叉位置的数据是过度数据，不适合采样。
5.同步时序
补充Signal Description:
W/R_n：写的时候是高电平，读的时候是低电平
DQS，DQS_t：同步信号，用于区分每个数据传输的周期，便于准确传输接收数据；
读数据时，DQS由闪存产生，DQS的上下升沿和和数据的对齐
写数据时，DQS由host产生，DQS的中心对应数据的中间稳定区域
同步写数据时序图
如上图：首先CE低电平选取Die；
然后CLE和ALE由低电平到高电平，由host发送command和address到闪存并且锁存，准备就绪W/R_n位高电平，表现为写数据的状态，在经过时间tDQSS后数据准备就绪，根据CLK匹配DQS来实现数据往flash中写入。需要注意的是，DQS的上升沿和下降沿分别对应DQ数据的中心稳定位置，之后每半个时钟周期输出一组数据。
为什么DQS的上升沿和下降沿分别对应DQ数据的中心稳定位置？
看上图，有一个tDQSS，这是从数据输入到第一个DQS跳变发生的时间，在这个时间已经完成了数据的准备和建立的过程(写数据是已经准备好的)，当DQS第一个上升沿开始数据区域稳定，收到采样命令就会立刻开始采样，这就是为什么DQS的上升沿和下降分别对齐DQ的中心稳定位置。
同步读数据时序图
CE，ALE，CLE的配置与写数据一样，只是W/R_n是变为了低电平进入读数据的状态。
读数据的时候i的DQS是flash生成的，DQS的跳变沿和DQ数据的跳变沿同步。
为什么会同步呢？
读数据和写数据的区别在于主机发信号读数据时，在进行采样之前还需要一个数据的准备过程。所以如下图，在DQS第一个上升沿来临时准备采样，它需要一个准备时间让数据区域稳定，这样设计能够在采样时正好处于数据的中心稳定位置。然后再来一个下降沿进行下一次采样，到数据D1中心稳定位置完成采样，以此类推。
6.区分DDR和SDR和QDR
什么是DDR和SDR和QDR
DDR(Doal Date Rate)双倍数据速率
SDR(Single Data Rate)单倍数据速率
QDR(Quad Data Rate)四倍数据速率
从字面意思上就是DDR在数据传输速率上是双倍于SDR的
|---|-------|-----------|-----------|
| | SDR | DDR | QDR |
| | 上升沿IO | 上升沿和下降沿IO | 上升沿和下降沿IO |
| | 读写半双工 | 读写半双工 | 读写全双工 |
DDR，DDR2，DDR3分别有什么区别？
它们的区别在于每次传输的数据位不同，DDR每次传输2bit，DDR2是2的2次方=4bit，DDR3是8bit。