3625
题目本身和昨天是一样的，区别就在于数据范围，变大了
昨天的朴素思路就是对每个组合，都尝试陆地和水上交相作为第一个，
然后第二个的开始时间就是max(end,begin)
最后取组合的最小值
关键在于如何优化
一个可行的，就是先对于其中一种，求解出其最早的结束时间
然后让这个最早的，去和另一种去做组合
不过如何证明这个优化是有效，正确的呢？
对于第一种的结束时间，放到第二种里，做组合时，都要考虑先后的两种情况
第一种先时，结束时间取决于第二种，此时肯定是第一种越早结束越好
第二种先时，如果第一种的早，是因为其它都还没开呢？
比如第一种的最早是因为开的最早，然后持续时间很长，长到结束时，都很少有开放的，或者做完的
但如果第二种结束后，开放了更多的第一个呢？且它们只是开的晚，但持续时间很短呢？
确实，不能指望选出一个最优的去另一个组合就能找到全局最优
但这也可以重复两次，这样的话整体复杂度就从原来的O（n*m)变成了O（max(n,m))
即省去了那些不是最优情况下的遍历，即对于其中一种，只选择最优的去和另一种做组合找最优解
VictimCache
对于要写回系统的cache脏数据，为什么要加一个VictimCache?如果在脏数据被整进victimCache当中时，发生了对该地址的读写，会怎样？
cache状态机
时钟
但是B为什么采样的是旧值A呢？假设A采样更快，已经完成了赋值更改，那么B采样的时候不就是新的A值c?
你说的"假设 A 采样更快，已经完成赋值更改"，在真实硬件里对应的是时钟偏斜 或者保持时间问题 。如果 A 的时钟真的比 B 早很多，导致 A 的新值 c 太快跑到 B 输入，而 B 还没采样完，那就可能出错。这叫 hold violation，是同步电路设计里必须避免的情况。
当前在chiplab上测试时，是只验证代码的功能、逻辑是否正确是吗？能否设置CPU的频率？因为无论哪种CPU的设计，其最终目的都是为了提高CPU的频率；或者说，当前的测试，能否知道除了功能是否正确以外的其它事情？比如大概知道最长路径、大概的性能、每种设计、或者说优化，是否带来了优化，优化多少这样的信息？
issue
issue发挥作用的阶段在什么时候，举几个Issue和其它模块交互，或者说，是当前架构整体的一个读写流程是怎样的？
读写流程
什么叫"如果 buffer_hit=0，说明不能旁路"？什么叫不能被旁路？
DUT
DUT是什么
soc是什么，和主板有什么区别？
Icache
Icache是说缓存指令的cache，但是一个cpu所支持的指令集不是固定的吗？意思是说缓存接下来要执行的32位指令是吧，就是说一个访存地址，其对应的32位数据，可能是4字节的字，也可能就是单纯的32位指令，即内存当中同时存的是数据和指令；那代码段，即指令段基本都是连续的，所以icache的空间局部性可能会很好？
.
SOC
soc是什么，和主板有什么区别？
总线
AXI总线是mem总线吧，iobus等在soc当中吗？即pci设备所挂载的那条总线？总线系统的组成或架构是怎样的？
异常
当前架构当中，对异常处理的机制是什么？或者说异常指令的执行流程是怎样的？
csr是什么？eentry是什么？
我现在的理解就是当译码知道当前要执行的指令是异常指令时，pc就要跳转到指定的地址上，然后指定的地址上有cpu接下来要执行的代码段（对应到cpu层级就是指定的指令集合）；但是异常意味着什么？就是说，当发生异常时，如何影响后面流水线上正在执行的那些指令？以及那些指令集合存在哪里？如何完成的初始化
这个ERTN是什么意思？什么叫怎么返回？
写入
跳转
存储，初始化
rom.vlog + inst.vlog -> ram.dat什么意思？
other
异常指令之后的年轻指令，必须作废，那如何确定要作废多少？即异常指令执行完后，接下来如果要正常运行，该如何正常开始？
在译码阶段D知道当前是异常指令了，但是在这一拍无法执行这个异常指令；到下一拍即EX才会执行？即产生ex_xx_pipe等信号，但这里是产生，是否意味着发挥作用？以及此时取指令依然要取新的指令，此时ex阶段的异常指令是否管理？
是否会出现错误指令已经要写入数据（跟译码异常指令同拍）或者说已经完成了执行，完成了写入，这时候异常指令才译码（即译码异常的前一拍甚至更早），这时候是否还有办法补救？
就是说编译器保证了异常指令之前的指令都是正常，正确的；而异常之后的指令，应当在异常指令执行完成后才执行；
这个就是要和流水线控制问题区分开的，流水线那个是冲突，即前后指令有数据冲突的那种；
冒险冲突
ROB
"所以它处理的"冒险/冲突"不是乱序 CPU 那种 ROB 级别"什么是ROB级别？
CACOP
测试
接下来建议先跑单个随机 case 冒烟：
cd /home/jiake/project/learn/cpu/chiplab/sims/verilator/run_random make verilator testbench make simulation_run_random -C ./run_random/RES_0_cluster_0001 -f ../../Makefile_run CASENAME=RES_0_cluster_0001
要跑全部随机测试：
cd /home/jiake/project/learn/cpu/chiplab/sims/verilator/run_random make
CACOP是什么指令？ESTAT，ERA是什么？"
里面注释写了这类指令包括 CACOP TLBSRCH TLBRD TLBWE TLBFILL ERTN IDLE INVTLB，但实际：
assign ID_ine_ex = (instr != 32'b0000_0110_0100_1000_0011_1000_0000_0000);"什么意思？ERTN是什么？
DEBUG
异步电路概念
异步电路的优势核心是：不靠一个全局时钟统一推进，而是靠事件/握手推进 。
