1. CDR概述
随着5G/数据中心的高速发展，光传输向着更高速率、更低延时演进，这就要求对应的光模块经过传输后尽量减小失真，以便在接收端将信号完整地再生出来。从10G长距到25G,再到50G/200G/400G PMA4，由于光纤传输链路线性/非线性效应，因此需要引入时钟数据恢复技术（CDR：Clock Data Recovery）。
| 代际划分 | 时间区间 | 核心行业发展背景 | CDR 核心技术方案 | 技术核心特点 | 典型商用场景 |
|---|---|---|---|---|---|
| 初代：并行总线时代 | 1960~1990 年 | 1. 并行总线传输为主，多线等长布线难度大，线长偏差导致时钟 / 数据时序偏移（skew），几十 MHz 速率即出现采样错位；2. 多并行引脚 EMI 辐射严重、芯片封装成本高；3. NRZ 码本身不含时钟频率分量，无法直接滤波提取时钟 | 分立元件 PLL 架构，搭配 Hogge 鉴相器、平方环方案 | 全模拟环路设计，仅能通过数据边沿提取相位，集成度低、功耗大、速率上限低 | 低速 PCM 通信、早期光纤传输系统 |
| 第二代：串行 SerDes 普及期 | 1990~2010 年 | 1. 并行总线速率触达物理极限，行业全面转向内嵌时钟的串行传输，仅用差分数据线传输，不再单独走时钟线，CDR 成为 SerDes 必备模块；2. 8b/10b 编码商用，强制保证直流平衡与充足数据跳变沿，为 CDR 提供稳定相位捕捉条件 | 电荷泵 PLL + 全速率 Bang-Bang（BB）CDR 为主流，半速率多相采样方案同步出现 | 非线性鉴相设计，结构精简、易 CMOS 集成，完美适配 2 电平 NRZ 的跳变沿相位提取，环路带宽设计宽松 | PCIe1.0/2.0、千兆光模块、XAUI 接口、10G 以太网 |
| 第三代：高速 NRZ 瓶颈期 | 2010~2018 年 | 1. 以太网从 40G 向 100G 升级、PCIe4.0 16GT/s、56G 背板 NRZ 商用，符号速率持续飙升；2. 高波特率下 PCB 高频损耗、ISI 码间干扰、串扰、随机抖动指数级恶化，接收端眼图急剧收缩，CDR 抖动容限被大幅压缩，单纯模拟 CDR 无法适配高损耗信道 | 模拟 CDR 与 FFE/CTLE/DFE 三大均衡技术深度绑定，接收端先通过均衡修复眼图，再送入 CDR 完成采样 | 保留 2 电平 NRZ 专用 CDR 架构，仅识别高低电平跳变，算法逻辑简单，通过前置均衡补偿信道畸变，适配高损耗长距传输 | PCIe4.0、40G/100G NRZ 以太网、56G 背板互连系统 |
| 第四代：PAM4 时代重构期 | 2018 年至今 | 1. 100G/400G/800G 以太网、PCIe6.0 对带宽需求翻倍，NRZ 继续提升波特率至 64GBaud 以上时，FR4 / 铜缆信道已无法支撑，行业全面落地 PAM4 调制；2. PAM4 1 符号承载 2bit，同波特率带宽翻倍，但 4 电平设计导致相邻电平间距仅为 NRZ 的 1/3，对噪声、抖动敏感度大幅提升，传统模拟 BB-CDR 完全失效 | DSP 全数字 CDR 方案，与自适应均衡、FEC 前向纠错深度耦合，适配 PAM4 4 种电平、多阶跳变的相位识别 | 全数字信号处理，可通过窄环路带宽抑制噪声，搭配格雷编码减少跨阶误跳变带来的相位误判，鉴相逻辑远复杂于 2 电平 NRZ-CDR | PCIe5.0/6.0、400G/800G PAM4 以太网、112G/224G 高速 SerDes、数据中心光模块 |
2. CDR工作原理
串行 SerDes 只传输单路差分数据、无独立时钟线，CDR 从输入数据流的电平跳变边沿中，提取和发送端同源同步时钟，用该时钟在眼图中心最佳采样点采集数据，抵消信道抖动、相位偏移。
- 发送端：数据按本地时钟节拍串行输出；
- 接收端：依靠 CDR 恢复时钟做边沿采样解码；
2.1. CDR工作原理
在数据上叠加时钟，需要将数据与时钟以某种方式融合。为了得到在发送端如何将数据与时钟融合的方法，我们首先要考虑在接收端如何将数据与时钟分离。从传送过来的信号中重新获得时钟分量的方法，称为时钟再生或时钟恢复。通过检测接收到的信号的相位，可以进行时钟恢复。
-
利用本地产生的多相位时钟对数据多次采样，判断数据比特的边沿，并通过PLL将时钟边沿与其对齐，从而实现与数据同频率、同相位时钟的恢复；
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利用已同步时钟的最优相位对输入数据采样，使其实现最高的输入信噪比，并把采样结果作为已恢复数据输出；
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时钟是数字通信的基础，在设备发射端，数据是根据时钟的节拍，一拍一拍拍出来的。同样在接收端，数据也是根据时钟的边沿（上升沿/下降沿）来采样获得的；
| 类型 | 鉴相方式 | 适用信号 | 特点 |
|---|---|---|---|
| Bang-Bang（BB）模拟 CDR | 根据边沿超前 / 滞后二值鉴相 | NRZ (2 电平) | 电路简单，仅识别高低电平跳变，传统 10G/28G NRZ 标配 |
| DSP 数字 CDR | 多电平差值鉴相 + 数字滤波 | PAM4 (4 电平) | 识别多阶电平跳变，与 FFE/DFE/FEC 联动，112G PAM4 SerDes 专用 |
如果没有时钟做标定，一连长串的数据没有意义，如上图，是101，还是110011？
解决方案：
- 随路时钟（trigger）, 不需要额外的时钟恢复，但是需要多一路时钟信道；
- 时钟恢复，需要接收端具备时钟恢复的能力；
2.2. CDR结构组成
CDR核心--锁相环（PLL：Phase Lock Loop）：数据经过CDR恢复的时钟再生以后，变成理想信号，这个比较容易理解。重点就是这个时钟是怎么恢复出来的，这个也就是CDR的核心部分，即锁相环PLL。
锁相环 (phase locked loop - PLL)是一种利用相位同步产生的电压，去调谐压控振荡器以产生目标频率的负反馈控制系统。根据自动控制原理，这是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。
锁相环有3个部分组成：鉴相器、低通滤波器、压控振荡器（VCO）。
- 鉴相器（Phase Detector, PD）：比较恢复时钟的边沿和输入数据跳变沿之间的相位差。
- 比较输入参考信号（如外部晶振时钟）与反馈信号的瞬时相位差，输出与相位差成正比的误差电压 uD(t)（模拟乘法器实现时，输出为两信号乘积的高频和频分量与低频差频分量之和）；
- 学表达：若输入信号 ui(t)=Umsin(ωit+θi)，反馈信号 uo(t)=Uocos(ωot+θo)，则输出误差信号为：uD(t)=Kdsin(ωi−ωo)t+(θi−θo)；
- 环路滤波器（Loop Filter, LF）：将相位检测器输出的脉冲信号平滑化，滤除高频噪声，生成一个稳定的控制电压或数字信号。它决定了CDR环路的动态特性（如锁定速度、稳定性、抖动容限）。
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低通滤波器，滤除误差信号中的高频噪声及和频分量，保留低频差频分量，生成平滑的直流控制电压 uC(t) 驱动压控振荡器；
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常用类型包括RC积分滤波器（无源）和有源比例积分滤波器（可提高环路稳定性）；
- 压控振荡器（Voltage Controlled Oscillator, VCO）：根据环路滤波器输出的控制信号，实时调整自身输出时钟的频率和相位。它是本地时钟的来源。
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根据控制电压 uC(t) 线性调节输出频率 ωo，满足关系：
ωo(t)=ω0+KouC(t)
其中 ω0为固有振荡频率，Ko为压控灵敏度（单位：rad/s·V）；
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分频器（可选）
在频率合成器中，VCO输出经分频（分频比 N）后反馈至PD，使输出频率 fo=N⋅fref（fref为参考频率）；
上图DATA IN是理想的010101电平。但是实际上数据输入可能是11001100011100001111，有长连0，长连1的。那么此时该如何处理呢？
对于数字逻辑来说频率最快的是0101，如果出现了长连0或者长连1以后，我们可以理解为此刻信号的频率变低了：
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经过鉴相后PD OUT有长高/长低电平，此时VCO频率会降低，时钟就会减慢；
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时钟减慢后，此时PD OUT又出现了高电平，又需要将时钟变快，如此反复调节完成动态的平衡，最终时钟锁定；
2.3. CDR主要架构对比
CDR主要架构包含基于锁相环的CDR和过采样CDR两种，主要对比如下：
| 基于 PLL 锁相环型 CDR（BB-CDR 主流） | 过采样型 CDR（数字 CDR 主流） | |
|---|---|---|
| 核心架构 | 完整闭环 PLL 环路，VCO 随数据边沿动态调节时钟相位 / 频率 | 采用固定高频本地参考时钟（N× 速率），无动态调相 PLL 闭环，全数字采样处理 |
| 数据跳变要求 | 必须保证充足电平跳变，依赖边沿做相位参考；长连 0 / 连 1 无跳变时 PLL 丢失参考、存在失锁风险，常搭配 8b/10b 编码提升跳变密度 | 对跳变密度约束低，长时间长码流无跳变也可正常工作，适配 PAM4 / 无编码数据流 |
| 锁定与跟踪 | 环路渐进锁相，抖动跟踪性能优异，可跟随输入低频漂移与连续抖动；锁定耗时更长 | 依靠高速时钟多倍采样，DSP 算法筛选最优采样点，锁定速度快 |
| 优 点 | 抖动抑制强、时钟跟踪能力出色、功耗偏低、模拟架构成熟 | 入锁快、适配低跳变码型、适配 PAM4 多电平数字信号、抗长连码失效 |
| 缺 点 | 长连续码易失锁、依赖编码保证跳变 | 本地参考时钟频率精度要求高、N 倍高频采样带来整体功耗更大 |
| 典型应用 | 传统 NRZ：2.5G/10G/28G SerDes、PCIe1~4 代、早期光模块 | PAM4 高速场景：56G/112G SerDes、PCIe5/6.0、400G/800G 以太网 DSP 接收机 |
2.4. CDR关键参数
CDR的关键参数，实际就是PLL的关键参数
- 锁相环的环路带宽
- 锁相环环路带宽宽，优点，容易锁定，输入抖动容限大；缺点，输出抖动大。
- 锁相环环路带宽窄，优点，输出抖动小；缺点，输入抖动容限小，容易失锁；
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因为锁相环环路带宽的上述特性，所以要做好平衡
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CDR的输出抖动，输入抖动容限和抖动传递函数
- CDR锁定时间