大家好，我是老张。
上一篇聊了LDO和DC-DC的面试题，评论区有兄弟说被问过"I2C的上拉电阻为什么是4.7kΩ"，他答了"开漏输出需要上拉"，面试官又问"那换成1kΩ会怎样"，他就卡住了。
这道题太经典了。I2C是最常用的嵌入式通信接口之一，几乎每个项目都会用到。面试官问上拉电阻，看起来是考一个电阻的取值，实际上能往下挖四层------从开漏输出原理到上升时间计算，再到总线电容估算，最后到多主通信的驱动冲突。
能答到第三层的，我基本可以确定他不仅仅是"用过I2C"，而是真正理解I2C的物理层。今天这篇文章，就把这个面试题一层一层剥开。
目录
[2.1 I2C的输出结构是开漏，不是推挽](#2.1 I2C的输出结构是开漏，不是推挽)
[2.2 追问："I2C的时钟线SCL也是双向的吗？"](#2.2 追问：“I2C的时钟线SCL也是双向的吗？”)
[3.1 上拉电阻太大------上升沿太慢](#3.1 上拉电阻太大——上升沿太慢)
[3.2 上拉电阻太小------低电平拉不实](#3.2 上拉电阻太小——低电平拉不实)
[4.1 上限由上升时间决定](#4.1 上限由上升时间决定)
[4.2 下限由驱动能力决定](#4.2 下限由驱动能力决定)
[4.3 实际取值](#4.3 实际取值)
五、追问加码："为什么有些板子上SCL和SDA的上拉阻值不一样？"
一、面试官问这道题，到底在考什么？
表面问题是"为什么加上拉电阻"，实际上有三个考察层次：
第一层：知不知道I2C为什么必须上拉？ 能说出"开漏输出只能拉低不能拉高"就算过关。这是60分的水平。
第二层：阻值选大了会怎样，选小了会怎样？ 能从上升时间和驱动电流两个方向分析。这是80分的水平。
第三层：能根据实际总线参数算出推荐阻值范围吗？ 知道总线上挂了多少设备、寄生电容大概多少、通信速率多少，然后给出一个精确的阻值范围。这是95分的水平。
如果还能主动说出"上升沿太慢会导致从机误触发"，那面试官基本就在心里给你打满分了。
二、第一层：为什么I2C必须加上拉电阻？
2.1 I2C的输出结构是开漏，不是推挽
这是最核心的一点。I2C的SCL和SDA两根线，所有挂在上面的设备都使用开漏输出。
开漏输出的特点是：输出端只有一个N沟道MOS管，漏极是输出，源极接地。所以它只能做一件事------把总线拉到低电平。当MOS管导通时，总线被拉到地。当MOS管截止时，输出端什么都不接，处于高阻状态，总线既不是高也不是低，而是"浮空"。
那高电平从哪来？只能靠外部上拉电阻把总线拉到VDD。
对比推挽输出：推挽输出有一对互补MOS管，P管负责拉高、N管负责拉低，高低电平都能主动驱动。但I2C不能用推挽，因为如果两个设备一个输出高、一个输出低，两个管子在电源和地之间直接导通，瞬间大电流烧IO口。开漏输出永远不会出现这种情况------任何设备都只能拉低，不能主动拉高，即使多个设备同时操作总线，也只是都拉低或都不拉，不会有冲突。
这就是I2C用开漏输出的根本原因：允许多个设备共享同一条总线，谁都可以发数据，不会因为电平冲突烧坏芯片。
2.2 追问："I2C的时钟线SCL也是双向的吗？"
这个问题能考倒不少人。很多人以为SCL只是主设备单向输出的时钟，但实际上在多主模式下，SCL也是双向的------多个主设备可以同时尝试控制总线，SCL被用作时钟同步。从设备也可以通过"时钟拉伸"把SCL拉低，告诉主设备"我还没准备好，你等一下"。所以SCL也必须是开漏输出加外部上拉。
一句话记死：I2C的SCL和SDA都是开漏，都需要上拉。
三、第二层：阻值选大了会怎样，选小了会怎样？
这是面试中最常见的追问。大部分人说"大了波形不好，小了费电"，但说不出具体原因。我来拆开讲清楚。
3.1 上拉电阻太大------上升沿太慢
I2C总线释放时，上拉电阻给总线寄生电容充电，电压从低电平慢慢升到高电平。这个充电过程是指数曲线，时间常数τ = R_pullup × C_bus。
C_bus是总线上的总寄生电容，包括每个芯片引脚的输入电容（通常5~10pF）、PCB走线的电容（每厘米约0.5~1pF）、连接器的电容。假设总线上挂了3个设备，每个8pF，走线加起来20cm，总电容大约3×8 + 20×0.8 ≈ 40pF。
如果上拉电阻选10kΩ：
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时间常数τ = 10kΩ × 40pF = 400ns
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电压从0升到VDD的70%（逻辑门限）大约需要1个τ，也就是400ns
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I2C快速模式（400kHz）要求上升时间小于300ns
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结论：10kΩ在40pF下已经超标了！
上升沿太慢会导致三个问题：
第一，数据采样出错。 如果上升沿在SCL的采样沿附近还没升到高电平门限以上，接收端会把高电平误判为低电平。
第二，从机误触发（这个能答出来是绝对加分项）。 上升沿慢吞吞地爬过逻辑门限区域（0.3VDD到0.7VDD之间），总线对噪声特别敏感。稍微一点串扰或电源纹波叠加在上面，就可能产生一个毛刺。从机内部的I2C状态机会把这个毛刺当成额外的时钟脉冲，导致状态机错乱，总线死锁。
第三，通信速率上不去。 上升时间占用了总线周期，速率越高留给上升沿的时间越短，对上拉电阻的要求越苛刻。
3.2 上拉电阻太小------低电平拉不实
总线上的设备把SDA或SCL拉低时，电流从VDD经上拉电阻流向设备的开漏MOS管到地。这个电流I = VDD / R_pullup。
如果上拉电阻选1kΩ，3.3V供电，拉低电流就是3.3mA。单个设备驱动3.3mA通常没问题------I2C规范要求设备至少能吸入3mA电流。
但如果上拉电阻选330Ω，电流就是10mA。很多低功耗I2C设备驱动能力只有2~3mA，根本拉不动这么小的电阻。结果就是：设备想输出逻辑0，但总线电压被上拉电阻抬着下不来，低电平电压可能到0.8V甚至1V以上，超过了VOL_max（I2C规定0.4V），接收端不认这个"0"。
一句话总结：上拉电阻太大，上升沿慢，数据可能采错。上拉电阻太小，低电平拉不实，对方不认逻辑0。
四、第三层：怎么算出精确的阻值范围？
到了这一层，你已经不是在"记住一个值"，而是在"算出一个范围"。这是面试官最想看到的。
4.1 上限由上升时间决定
I2C规范规定了最大上升时间tr_max：
-
标准模式（100kHz）：tr_max = 1000ns
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快速模式（400kHz）：tr_max = 300ns
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快速+模式（1MHz）：tr_max = 120ns
上升时间tr ≈ 0.8473 × R_pullup × C_bus（从10%升到90%的时间常数）。
由此得出上拉电阻的上限：
R_pullup_max = tr_max / (0.8473 × C_bus)
假设快速模式，C_bus = 40pF：
R_max = 300ns / (0.8473 × 40pF) ≈ 8.85kΩ
4.2 下限由驱动能力决定
I2C规范规定，输出低电平时电压不能超过VOL_max = 0.4V（标准/快速模式）。设备拉低时，流过开漏MOS管的电流造成了这个压降。
如果设备的最小吸入电流I_OL_min = 3mA，那么上拉电阻不能小于：
R_pullup_min = (VDD - VOL_max) / I_OL_min
3.3V供电时：R_min = (3.3V - 0.4V) / 3mA ≈ 967Ω
4.3 实际取值
综合上限8.85kΩ和下限967Ω，快速模式下的阻值范围是1kΩ到8.85kΩ。
那为什么很多板子上用4.7kΩ？因为它在中间偏小------既保证上升沿够快（留了余量应对更大总线电容），又不会拉低电流太大。如果总线上设备多、走线长、寄生电容大，就选小一些（2.2kΩ~3.3kΩ）。如果只有一两个设备、走线很短、追求低功耗，就选大一些（10kΩ降速到标准模式用）。所以4.7kΩ是一个通用性很强的折中值，但绝对不是唯一正确的值。
标准模式和快速模式推荐阻值速查表：
| 总线电容 | 标准模式(100kHz) | 快速模式(400kHz) |
|---|---|---|
| 20pF | 10kΩ | 4.7kΩ~10kΩ |
| 50pF | 4.7kΩ~10kΩ | 2.2kΩ~4.7kΩ |
| 100pF | 2.2kΩ~4.7kΩ | 1.5kΩ~2.2kΩ |
| 200pF | 1.5kΩ~2.2kΩ | 不推荐，降速使用 |
当总线电容超过100pF时，上拉电阻的下限和上限会逐渐逼近甚至重叠。比如100pF快速模式下，上限降到2.8kΩ左右，下限约1kΩ，可用的阻值区间只有1kΩ~2.8kΩ。超过200pF时基本上限低于下限，没有可用阻值------这意味着纯靠上拉电阻已经无法满足上升时间要求，此时需要考虑使用I2C总线缓冲器或降低通信速率。
如果面试中你能说出"总线电容超过200pF时纯无源上拉已经不可行，需要I2C缓冲器"，面试官很可能当场在心里给你打了满分。
五、追问加码："为什么有些板子上SCL和SDA的上拉阻值不一样？"
这是一个很有深度的追问，能答上来的人极少。
答案在时钟拉伸。I2C从设备可以把SCL拉低，强制主设备等待。如果从设备的驱动能力比较弱（比如某些低功耗传感器），它拉SCL的能力可能比拉SDA弱。这时候SCL的上拉电阻需要更大一些，让它更容易被从机拉低。而SDA的上拉可以稍小，保证数据上升沿够快。
另外，如果总线上所有通信都是主设备发起、从设备只响应，SDA的实际切换频率比SCL低（因为SCL每个时钟周期都翻转一次）。在极低功耗设计中，可以给SCL选更小的上拉电阻（上升沿更快、跨过门限的时间窗口更短、不易被干扰），SDA选稍大的（降低功耗），但前提是SDA的上升沿仍然满足时序。
不过一般情况下，SCL和SDA的阻值保持一致即可，除非你有特殊的设计考量。
六、满分回答模板
面试官问"I2C为什么加上拉电阻，阻值怎么选"，按下面这个逻辑答：
第一段（根因）：I2C使用开漏输出，设备只能把总线拉到低电平，不能主动输出高电平。高电平必须由外部上拉电阻提供。这样多个设备共享总线时不会出现推挽输出的电平冲突。SCL和SDA都需要上拉，因为SCL在时钟拉伸时也是双向的。
第二段（阻值分析）：阻值选择是一个区间，有上限和下限。上限由上升时间决定------电阻太大，给总线寄生电容充电太慢，上升沿超规格，接收端可能把高电平误判为低电平，严重时上升沿过门限区太慢还会导致从机误触发额外时钟脉冲。下限由设备驱动能力决定------电阻太小，设备拉低时电流太大，低电平拉不实。
第三段（实战计算）：以快速模式为例，如果总线电容估算40pF，上升时间要求300ns，算得R_max约8.85kΩ。下限由I2C规范VOL_max=0.4V和设备吸入电流3mA算得约967Ω。所以可用范围1kΩ~8.85kΩ，4.7kΩ是中间值，兼顾速度和功耗。如果总线设备多、走线长就选小一些，反之选大一些。
第四段（加分项）：如果总线电容超过100pF，可用阻值区间会很窄甚至没有交集，这时候需要加I2C缓冲器。另外SCL和SDA在某些场景下可以用不同阻值，考虑到从设备时钟拉伸的驱动能力差异。
四个层次全部覆盖，这道题满分。
七、总结
| 要点 | 说明 |
|---|---|
| 为什么上拉 | 开漏输出只能拉低，高电平靠外部电阻 |
| R太大 | 上升沿慢→数据采错、从机误触发 |
| R太小 | 电流大→低电平拉不实、对方不认0 |
| R上限 | 由tr_max和C_bus计算，快速模式要求<300ns |
| R下限 | 由VOL_max和I_OL_min计算，通常约1kΩ |
| 常用值 | 4.7kΩ通用性强，按实际总线电容调整 |
| 加分项 | 总线电容>200pF需缓冲器；SCL/SDA可不同阻值 |
下篇预告：《面试题：推挽输出和开漏输出有什么区别？为什么两个推挽接一起会烧IO？》------我会把GPIO输出模式从内部电路结构讲透，让你面试时能画出MOS管级的工作原理图。
有用的话，收藏一下。下次被问"I2C上拉电阻为什么是4.7kΩ"，你就把这篇文章的逻辑从头到尾讲一遍，面试官肯定在心里给你加分。评论区说说你遇到的I2C面试题，老张帮你分析怎么答出彩。