做过硬件项目的人都知道一个潜规则：原理图评审全靠人，人力不够就跳过。
大厂有专职的评审工程师，一张原理图对着checklist审半天。小团队呢？画完原理图，自己看两遍觉得没问题，直接发出去画PCB。等板子回来才发现------VCAP电容值搞错了，BOOT0忘了拉低，晶振没加负载电容。
这些问题如果在原理图阶段被查出来，改一根线的事。到了板子回来再改，成本乘一百倍。
这篇文章，我用AI做了一次ST高端系列芯片原理图的逐项评审。19条检查项，发现了多少个真正的问题？答案是5个------其中2个是「画完原理图看两遍」绝对发现不了的。
一、原理图评审为什么重要------又为什么总是被跳过
先看一组数据。以下是硬件设计中不同阶段改一个错误的成本：
| 阶段 | 修改成本 | 常见错误 |
|---|---|---|
| 原理图设计 | 1x（改一根线） | 引脚接错、电容值搞错 |
| PCB布局 | 3x（重新走线） | 器件放不下、信号交叉 |
| PCB打样后 | 30x（重新打板+物料+等待） | 功能不工作、需要飞线 |
| 小批量后 | 100x（召回+返工） | 批量性设计缺陷 |
| 量产中 | 1000x+ | 召回、赔偿、品牌损失 |
原理图评审的目标，就是所有问题都在1x成本阶段终结掉。
但现实是------多数项目没有专职评审。原理图画完，最多同事帮忙扫一眼，提几个建议，然后就往下走了。
AI可以填补这个空缺。不是取代资深工程师的判断，而是替代那个「扫一眼」------把它升级为「逐项检查」。
二、评审清单：19条规则从哪来
AI需要规则才能做评审。这些规则不是AI自己编的，而是来自：
- 芯片数据手册：ST高端系列芯片的电源引脚分布、VCAP要求
- 参考设计（官方硬件设计指南）：ST官方的高端系列硬件设计指南
- 常见踩坑经验：BOOT0悬空、晶振负载电容忘加、NRST漏上拉
把这些规则喂给AI，它就变成了一个「永不疲劳的评审员」。
以下是我让AI使用的完整评审清单：
电源部分（5项）
☐ P1: 每个VDD引脚是否都有100nF去耦电容
☐ P2: VCAP1~4是否是2.2µF（不能多不能少）
☐ P3: VBAT是否处理（接VDD或独立电池）
☐ P4: VDDA/VREF+是否独立去耦+滤波
☐ P5: 所有LDO的输入输出电容值和耐压是否正确时钟与复位（4项）
☐ C1: HSE晶振是否有匹配的负载电容（通常12~22pF）
☐ C2: LSE晶振是否有匹配的负载电容（通常6~12pF）
☐ C3: NRST是否有10kΩ上拉到VDD + 100nF到GND
☐ C4: BOOT0是否有明确的下拉（10kΩ到GND）关键引脚配置（5项）
☐ K1: BOOT1/PB2是否配置正确
☐ K2: SWD接口（SWCLK/SWDIO）是否有上拉/下拉
☐ K3: VCAP1~4是否各接一个2.2µF到GND
☐ K4: PDR_ON是否接VDD（使能内部掉电复位）
☐ K5: BYPASS_REG是否接GND（使用内部LDO）外设接口（5项）
☐ I1: USB DP是否有1.5kΩ上拉到3.3V（Full Speed模式）
☐ I2: Ethernet RMII的REF_CLK来源是否正确
☐ I3: SD Card的CD/DAT3是否有上拉
☐ I4: UART的TX/RX交叉是否正确
☐ I5: CAN总线是否有120Ω终端电阻三、实战：AI在原理图中发现了什么问题
我拿一份实际画好的ST高端系列芯片核心板原理图（已经是「自认为检查过了」的状态），让AI按照上面的清单逐项评审。
以下是AI的评审输出：
✅ 通过的项（14项）
✅ P1: 各VDD引脚100nF去耦电容齐全
✅ P2: VCAP1~4均为2.2µF - 正确
✅ P3: VBAT接VDD - 合理
✅ P5: LDO输入输出电容值正确
✅ C2: LSE晶振负载电容12pF - 正确
✅ C3: NRST上拉10kΩ + 100nF - 正确
✅ K1: BOOT1/PB2配置正确
✅ K2: SWD接口配置正确
✅ K3: VCAP连接正确
✅ K4: PDR_ON接VDD - 正确
✅ K5: BYPASS_REG接GND - 正确
✅ I1: USB DP上拉1.5kΩ - 正确
✅ I4: UART TX/RX交叉正确
✅ I5: CAN终端电阻120Ω - 正确⚠️ 发现问题（5项）
发现1：VDDA缺少磁珠隔离（⚠️ 中度）
❌ P4: VDDA直接连到VDD的数字3.3V，中间没有磁珠或LC滤波
规则: 官方硬件设计指南 - VDDA应通过磁珠（如磁珠(120Ω@100MHz)）
连接到VDD，并需要独立10µF + 100nF去耦
后果: 数字电源的开关噪声会直接耦合到ADC/DAC的模拟域，
ADC采样精度可能下降2-3个LSB
建议: 在VDD和VDDA之间串一个120Ω@100MHz磁珠，
VDDA侧加10µF钽电容 + 100nF MLCC发现2：HSE晶振缺少负载电容（🔴 严重）
❌ C1: HSE晶振（25MHz）两端没有对地电容
规则: 任何皮尔斯振荡器都需要外部负载电容
负载电容值 = 2×(CL - Cstray)
CL=18pF的晶振 → 需要 2×(18-5)=26pF → 用2×22pF
后果: 晶振不起振或频率偏移，MCU无法工作
建议: HSE晶振引脚各接22pF到GND发现3：SD Card的CD引脚悬空（⚠️ 中等）
❌ I3: SD Card的CD（Card Detect）引脚悬空
规则: SD卡座的CD引脚（常开触点）需要上拉，插卡时拉低
后果: MCU不知道SD卡是否插入，每次访问都要先探测，
可能读写出错
建议: CD接10kΩ上拉到3.3V发现4：Ethernet PHY的REF_CLK来源可能有问题（⚠️ 需确认）
❌ I2: 以太网PHY芯片的X1引脚接了25MHz晶振，
但没有确认RMII REF_CLK是PHY输出给MCU还是MCU输出给PHY
规则: ST高端系列芯片的RMII模式有两种时钟方案：
A) PHY提供50MHz REF_CLK → MCU的ETH_RMII_REF_CLK
B) MCU的MCO输出50MHz → PHY的X1
当前接了25MHz晶振到PHY → 方案A，需要确认PHY的
CLK_CTL寄存器配置为输出50MHz
后果: 时钟方案不对 → Ethernet不通
建议: 确认以太网PHY芯片的CLK_CTL寄存器设置为50MHz输出模式，
并确认MCU的ETH_RMII_REF_CLK引脚确实接到了PHY的时钟输出发现5：缺少ESD防护（⚠️ 轻微）
⚠️ 额外发现: USB、Ethernet、SD Card等外部接口没有ESD防护器件
规则: 任何连接外部设备的接口都应该有TVS二极管阵列
建议: USB → USB ESD防护器件, Ethernet → 以太网ESD防护器件,
SD Card → SD卡ESD防护器件四、评审结果总览
ST高端系列芯片 核心板原理图评审报告
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评审时间: 2026-07-19
评审方式: AI辅助逐项检查（19条规则）
原理图状态: 工程师已自检通过
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✅ 通过: 14项
⚠️ 需关注: 4项
🔴 严重: 1项（HSE晶振负载电容缺失）
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🔴 C1: HSE晶振缺少负载电容
→ 改法: HSE晶振引脚各加22pF到GND，原理图改2根线，1分钟搞定
⚠️ P4: VDDA缺少磁珠隔离
→ 改法: VDD和VDDA之间串磁珠，VDDA加去耦
⚠️ I2: Ethernet REF_CLK方案需确认
→ 确认PHY CLK_CTL寄存器配置
⚠️ I3: SD卡CD引脚悬空
→ 改法: CD接10kΩ上拉
⚠️ 建议: 外部接口增加ESD防护最关键的是发现1（HSE晶振电容缺失）------这个错误如果带到PCB打样，板子回来MCU根本跑不起来。而它恰好是「画完原理图自己看两遍」最容易忽略的问题。
为什么？因为晶振的负载电容「看起来」像是可有可无的------原理图上不画，很多人就觉得「应该内置了吧」。但ST高端系列芯片的HSE振荡器是外部皮尔斯电路，没有负载电容就是不起振。
五、AI原理图评审的提示词模板
这是完整的提示词模板，复制到Claude Code或任何大模型对话里就能用：
请对以下ST高端系列芯片核心板原理图进行设计评审。
按以下清单逐项检查，每项给出「通过/发现问题」+依据+建议。
【电源】
1. 每个VDD引脚（VDD=1,2,3...）是否都有100nF MLCC到GND
2. VCAP1~4是否各接一个2.2µF到GND（注意不是100nF）
3. VBAT引脚处理方式（接VDD或独立电源+电容）
4. VDDA是否通过磁珠接VDD，是否有独立10µF+100nF去耦
5. VREF+是否有独立去耦
【时钟】
6. HSE晶振（HSE晶振引脚）是否有匹配的负载电容（22pF×2）
7. LSE晶振（LSE晶振引脚）是否有负载电容（12pF×2）
8. 晶振外壳是否接地
【复位与启动】
9. NRST是否有10kΩ上拉+100nF对GND
10. BOOT0是否有明确电平（10kΩ下拉→Flash启动）
11. PDR_ON是否接VDD（使能内部BOR）
12. BYPASS_REG是否接GND
【调试接口】
13. SWD接口（SWCLK/SWDIO）是否有上拉
14. SWO是否需要引出
【外设关键】
15. USB DP是否有1.5kΩ上拉
16. Ethernet PHY的REF_CLK方案确认
17. SD Card CD是否上拉
18. CAN是否有120Ω终端电阻
19. 外部接口是否有ESD防护
格式要求：
- 每项: 状态图标 + 当前情况 + 设计依据 + 修改建议
- 状态: ✅通过 / ⚠️建议改进 / 🔴必须修改六、什么时候做原理图评审
我现在的习惯是：
原理图画完第一版
↓
自己扫一遍明显的低级错误
↓
立即跑AI评审 ← 这里（原理图还热乎，改起来最快）
↓
根据AI评审结果修改原理图
↓
同事人工review（如果有的话）
↓
定稿 → 导网表 → 开始PCBAI评审放在人工review之前、自己扫一遍之后。这样人工review的时候面对的不是「低级错误一堆」的原理图，而是「AI已经筛选过」的版本------同事只需要关注设计意图和架构合理性，不需要帮你数电容。
总结
19条规则，AI花了30秒跑完。发现1个严重错误（晶振电容）和4个改进建议。
这30秒的价值是多少？如果晶振电容的问题没发现就打了板------重打一次板（5片×4层板）= 约¥200起步，外加3-5天等待。如果小批量100片才发现------成本就不可接受了。
AI做原理图评审，不是在替代人的判断。而是把那些「机械性的、规则明确的、容易遗漏的」检查项，交给一个不会累的机器来做。
人该做的事情是决策、架构、设计。检查清单这种事，让AI来。