我用 Qoder（AI 编程助手）把 Cadence 16.6 从零配到能画板：环境配置全记录
背景：主力工具是嘉立创 EDA，因项目需要转向 Cadence/OrCAD CIS 体系。
Cadence 的环境配置出了名的琐碎：中心库、数据手册、封装路径、数据库登记、
网表导入链路......每一步都有坑。
这次的思路是：不手配，让 AI 干 ------在 Qoder 里对着 AI 提需求，
由它读文件、写脚本、操作数据库、驱动界面，我只负责验收。
本文记录整个过程、最终交付的配置清单、可复用的脚本，以及 AI 协作的经验教训。
一、为什么这条路走得通
Cadence 环境配置的本质是一堆文件和配置项的正确性：
- 一个 Access 数据库（Trent_CIS_2022.mdb）管元器件登记；
- 一批 .olb 管原理图符号、.psm/.dra/.pad 管封装焊盘；
- 几个 ini/env 文件管路径和快捷键；
- 工程文件 .opj 管库挂载。
这些全是结构化、可脚本化、可验证 的东西------正好是 AI 编程助手的强项。
Qoder 里的 AI 能：读写任意文件、用 pyodbc 直接操作 Access 数据库、
跑 Python/Tcl 脚本、解析 Cadence 二进制文件（OLE 复合文档）、
甚至通过无障碍接口驱动 Allegro/Capture 的界面操作。
二、最终交付的配置全景
配置完成后，我的 Cadence 具备了：
| 配置项 | 内容 |
|---|---|
| CIS 中心库 | D:\CIS_LIBRARY（SCH 符号库 23 个 OLB / PCB 封装 700+ psm / 焊盘 3390+ pad） |
| 元器件数据库 | Trent_CIS_2022.mdb，2300+ 行登记，Datasheet 字段指向本地 492+ 份手册 |
| 数据手册库 | D:\Datasheet 按类别组织，覆盖率约 66%（其余为无公开渠道的军品/定制件） |
| Allegro 环境文件 | pcbenv\env：source $TELENV + PSMPATH/PADPATH 指向自己的库 |
| 快捷键 | F2=摆放面板、m=镜像、r/空格=旋转90°（对齐 Altium 手感） |
| 全局符号库 | OFFPAGE_CONNECTOR.OLB 挂入 Place Off-Page Connector 对话框 |
| PCB 模板 | 课程 2/4/6/8/10/12 层模板 + 一键套用脚本（skill） |
| 工程库挂载脚本 | add_libs_to_opj.py：一条命令给任意 .opj 挂上全部符号库 |
三、分阶段实录
阶段 1：数据手册------从"一个都没有"到 492 份
AI 的做法：
- 用 pyodbc 读出 CIS 数据库全部 2300+ 行的 Datasheet 字段，提取 602 个唯一目标；
- 多渠道下载（立创商城、TI、ADI、DigiKey 等，含验证码/反爬处理），
按原路径结构存入 D:\Datasheet； - 写回数据库字段并逐条校验。
结果：492/602 覆盖，剩余 110 条确认为无公开渠道（军品、定制承认书），
生成了 notfound 清单。关键经验：AI 不会被骗------找不到就是找不到，
它给出了 vendor 索取清单而不是编造链接。
阶段 2：元器件库补全 + 四套课程库合并
- 0201 电阻/电容全系列常用值补录入库（按既有词表、YC CODE 自动续号）；
逐一套"只补缺不覆盖 "合并：文件级（pad/psm/dra）+ 符号级（OLB 内
CopyPackageAll）+ 数据库行（丢弃对方 CODE，按本机规则重编）； - 每次写库前自动备份，合并后符号数比对验证（"对方 N 我 M 缺 K"）。
阶段 3：原理图侧细节
- 宽版双向跨页连接符配置为全局可用 （写 Capture.ini 的
[Symbol Selector Configured Libraries]）； - 老工程缓存里窄版连接符原位换宽版：对每个 .dsn/.dbk 做
OLE 流级定位 + FAT 链映射，等长字节替换（27 字节/文件），先备份后验证； - 工程库挂载脚本化（add_libs_to_opj.py），治好了 ORCIS-6184。
阶段 4：PCB 模板 + 网表导入一条龙（skill 化）
拿课程模板（2 层）套自己的工程：
备份旧板 → 模板覆盖 → netrev 原位导入网表 → 零警告验证全流程固化成 skill（apply_template.py），内置五道检查：
板锁、网表三件套、网表过期（DSN 比 pst 新就拦下）、备份、
导入后位号抽验。跑一次 30 秒，No error / No oversight / No warning。
阶段 5：Allegro 环境与快捷键
pcbenv\env第一行必须source $TELENV（少了它整个环境链崩，
报一个和真实原因毫无关系的allegro_smi_modules.txt错误）；- PSMPATH/PADPATH 前插自己的库目录（治 SPMHNI-194 全屏警告）；
- 快捷键四件套写进 env：
tcl
funckey F2 "place manual" # 摆放面板
funckey m "pop mirror" # 镜像
funckey r "iangle 90" # 旋转 90°
funckey Space "iangle 90" # 空格旋转（Altium 手感）四、排障实录精选（AI vs 奇葩报错）
| 报错/现象 | 真实原因 | AI 的定位手段 |
|---|---|---|
| CIS 菜单全消失，疑似 license 问题 | Capture.exe 被移进了 usernetl 子目录，快捷方式指向的文件不存在 | 查进程命令行 → 全盘 find → 目录时间戳判断"被移动" |
allegro_smi_modules.txt 找不到 |
env 缺 source $TELENV |
二分测试：空 env 也报错 → 排除内容问题 |
| SPMHNI-194 封装找不到 ×29 | PSMPATH 没含自己的库 | 看 netrev 日志 Library Paths 段 |
Command not found: cinsert，板子空白 |
用了 PCB Planner 而非 PCB Editor | 日志里命令不存在 → 查产品入口 |
| 器件放上就"隐身" | Pin/丝印/装配层被关 | Color Dialog Global Visibility On（记得保存） |
| 青色折线删不掉 | 是飞线（显示元素），不是几何 | Element 查询 + unrats all 验证 |
| 两个 J1 位号 | 丝印+装配层各一份 RefDes，正常 | Element 查询显示 Subclass |
每一条的排查思路都比结论值钱：看日志 → 看进程 → 看路径 → 二分验证。
五、可复用的脚本清单
| 脚本 | 用途 |
|---|---|
insert_part.py |
元器件登记进 CIS 库（备份、YC CODE 续号、四查） |
add_libs_to_opj.py |
给任意 .opj 批量挂载原理图库（幂等、自动备份） |
apply_template.py |
模板套用 + 网表导入一条龙（五道安全检查） |
merge_lib.py + dump/merge tcl |
外部库"只补缺不覆盖"合并 |
_biseg_patch.py 系列 |
DSN 缓存字节级手术（连接符宽窄版替换） |
这些脚本让"下次新工程"变成一条命令，而不是一次两小时的配置仪式。
六、AI 协作经验（重点）
- 给现场，别给猜测 。报错截图 + 完整日志 + 复现路径甩给 AI，
比自己猜"是不是 license 问题"高效十倍。我几次误判（以为 license 坏了）
都被 AI 用日志证据推翻。 - 让 AI 碰真东西，但守住备份铁律 。所有写操作（mdb、.brd、.opj、ini）
都先备份再动手------AI 自己也会坚持这一点，出过一次它写坏 env 文件
又立刻自我恢复的插曲，验证了流程。 - 验证闭环由 AI 自觉完成 ：写完读回、改完比对字节、导入后抽查位号。
"做完了"和"验证过做完了"是两回事，后者才是可交付。 - UI 自动化是最后手段 。能用文件/脚本解决的（改 opj、改 ini）
不碰界面；必须碰界面的（Capture 的 Update Cache、颜色对话框），
AI 会先读界面元素再动手，但 MFC 老程序的菜单偶尔不稳，
这类操作留给人工点两下更划算。 - 边界要人守 ：删什么、覆盖什么、哪些"课程演示件"不值得入库------
AI 会给建议和理由，决策在人。
七、总结
这套配置如果纯手工，按踩坑节奏估计要一周，实际两个下午完成，
且所有配置可复现、可迁移、可讲解（本文就是讲解本身）。
对从嘉立创这类一体化工具转 Cadence 的人，我的建议是：
环境配置这种一次性、强规则、多文件联动的苦活，交给 AI 编程助手；
把省下的精力花在真正需要人的地方------原理图设计决策和布局布线。
AI 不会取代你画板，但它能把"到能画板"的距离缩短一个数量级。
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