jesd204

Synopsys JESD204B VIP（3）测试序列和SYSREF请求测试序列包含传输层的long_test_pattern_test、short_test_pattern_test和链路层序列。

Synopsys JESD204B VIP（2）传输示例和事项基本传输只连接最基础的接口信号，device clock同时给到TX RX，RX的SYNC接到TX，TX的lane信号接到RX。对于Subclass1后面sysref小节会添加sysref信号，对于Subclass2确定性延时还需要添加adj时钟信号。

JESD204B 协议解析（5）ILA序列Initial lane alignment sequence（ILAS）是包含链路配置信息的序列。对于AD，ILAS要求是4个LMFC长度，对于逻辑设备（FPGA）要求是4~256个LMFC长度，序列要求： • 每个LMFC的第1个字符为0x1C（K28.0）。 • 每个LMFC的最后1个字符为0x7C（K28.3）。 • 第2个LMFC的第2个字符为0x9C（K28.4）。 • 链路配置从第2个LMFC的第3个字符开始。

Synopsys JESD204 VIP（1）环境介绍、传输配置类和接口Synopsys JESD204 VIP支持协议版本JESD204A、JESD204B、JESD204C。JESD204B协议支持子类Subclass0、1、2，JESD204C协议支持64b66b、64b80b编码，此外还包含链路初始化、重建、测试模式等功能。

JESD204B 协议解析（4）Subclass2 时序分析在JESD204B Subclass2系统中，确定性延时的精度主要依据device clock和SYNC。和subclass1相似，首先应确定应用中对确定性延时范围DLU的要求，然后再确定SYNC和device clock的延时匹配。

我是有底线的