数字ic后端

数字IC后端物理验证PV | TSMC 12nm Calibre Base Layer DRC案例解析基于TSMC 12nm ARM A55 upf flow后端设计实现训练营将于6月中旬正式开班！小班教学！目前还有3个名额，招满为止！有需要可以私信小编 ic-backend2018报名。吾爱IC社区所有训练营课程均为直播课！

低功耗数字IC后端设计实现典型案例| UPF Flow如何避免工具乱用Always On Buffer?下图所示为咱们社区低功耗四核A7 Top Hierarchical Flow后端训练营中的一个案例，设计中存在若干个Power Domain，其中Power Domain2(简称PD2)为default Top Domain，Power Domain1（简称PD1）为一个需要power off的domain，PD1和PD2为同一个Voltage Domain，Power Domain3也是一个需要power off的domain，且它的工作电压是VDD1。

数字后端设计实现之自动化useful skew技术（Concurrent Clock &Data）在数字IC后端设计实现过程中，我们一直强调做时钟树综合要把clock skew做到最小。原因是clock skew的存在对整体设计的timing是不利的。

数字后端设计实现 | 数字后端PR工具Innovus中如何创建不同高度的row？吾爱IC社区星球学员问题：Innovus后端实现时两种种不同高度的site能做在一个pr里面吗？答案是可以的。

数字IC后端实现之Innovus TA-152错误解析（分频generated clock定义错误）**ERROR: (TA-152): A latency path from the ‘Fall’ edge of the master clock at source pin…

数字IC后端实现之快速获取innovus中drv violation的所有net list在Innovus中place_opt_design和optDesign阶段，我们经常会看到如下所示的log提示信息，核心关键词是“ Reasons for remaining drv violations”。而且告诉我们总共有819条net存在drv violation，且无法被工具优化掉。

数模混合SoC芯片中LEF2Milkyway的golden flow在数模混合芯片中的项目中，特别是数字模块很少甚至只有一个简单的数字控制逻辑时，我们要做数字模块的后端实现时，通常模拟那边会问我们实现需要他们提供哪些数据。

数字IC后端实现 |TSMC 12nm 与TSMC 28nm Metal Stack的区别下图为咱们社区IC后端训练营项目用到的Metal Stack。芯片Tapeout Review CheckList 数字IC后端零基础入门Innovus学习教程 1P代表一层poly，10M代表有10层metal，M5x表示M2-M6为一倍最小线宽宽度的金属层，2y表示M7-M8为二倍最小线宽宽度的金属层，2z表示M9-M10为八倍最小线宽宽度的金属层。还有一层AP用来走RDL，RDL这层是最厚的，一般用于连接IO的bump，信号线基本上都不会用这层来绕线。如果用于绕线其实也绕不了几根，还容易有DRC问题