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数字IC后端设计实现之Innovus place报错案例 (IMPSP-9099,9100三种解决方案)最近吾爱IC社区星球会员问到跑place_opt_design时会报错退出的情况。小编今天把这个错误解决办法分享给大家。主要分享三个方法，大家可以根据自己的实际情况来选择。

TSMC12nm工艺数字IC后端实现难点都有哪些？大家知道咱们社区近期TSMC 12nm ARM Cortexa-A72(1P9M 6Track Metal Stack)即将开班。这里小编要强调一点:不要认为跑了先进工艺的项目就会很有竞争力！如果你仅仅是跑个先进工艺的flow，不懂先进工艺在数字IC后端实现上的不同点，为何有这样的不同点，针对这些不同之处后端实现阶段如何考虑它们，那么你等于0经验！

数字IC后端实现之Innovus specifyCellEdgeSpacing和ICC2 set_placement_spacing_rule的应用昨天帮助社区IC训练营学员远程协助解决一个Calibre DRC案例。通过这个DRC Violation向大家分享下Innovus和ICC2中如何批量约束cell的spacing rule。

数字IC后端设计实现之Innovus自动修复Min Step DRC Violation方案在实际IC后端项目中我们经常会遇到min step的DRC Violation，如下图所示。在咱们IC后端训练营项目中也会遇到这类DRC Violation。这类DRC Violation的本质是出现Metal的Notch，即metal有凹槽。如果是pg net的 Min Step问题，我们可以使用下面的命令来尝试修复。

Innovus Flexible H-tree and Multi-tap Clock Flow Lab实操系列教程（Day1）我们都知道时钟树综合在数字IC后端实现中的重要性。做clock tree主要有传统clock tree做法，H tree，Flexible H-tree，fishbone等做法。接下去小编将拿cadence官方的这份Innovus Flexible H-tree and Multi-Tap Clock Flow和对应的lab data来做这方面内容的分享。

物理验证Calibre LVS | SMIC Process过LVS时VNW和VPW要如何做处理？SMIC家工艺的数字后端实现PR chipfinish写出来的带PG netlist如下图所示。我们可以看到标准单元没有VNW和VPW pin的逻辑连接关系。前几天小编在社区星球上分享了T12nm ananke_core CPU低功耗设计项目的Calibre LVS案例，就是关于标准单元VPP和VBB的连接问题。

数字后端零基础入门系列 | Innovus零基础LAB学习Day9Module 16 Wire Editing这个章节的学习目标是学习如何在innovus中手工画线，切断一根线，换孔，更改一条net shape的layer和width等等。这个技能是每个数字IC后端工程师必须具备的。因为项目后期都需要这些技能来修复DRC和做一些手工custom走线。

物理验证Calibre LVS Debug案例之通过deleteEmptyModule解决LVS问题上周帮助T12nm A55训练营学员debug一个Calibre LVS问题，小编觉得挺好的一个问题。这个问题之前没有遇到过，今天分享给大家。

数字后端零基础入门系列 | Innovus零基础LAB学习Day8###LAB15 Detail Routing for Signal Integrity, Timing, Power and Design for Yield

DDRPHY数字IC后端设计实现系列专题之后端设计导入，IO Ring设计本章详细分析和论述了 LPDDR3 物理层接口模块的布图和布局规划的设计和实现过程，包括设计环境的建立，布图规划包括模块尺寸的确定，IO 单元、宏单元以及特殊单元的摆放。由于布图规划中的电源规划环节较为重要，影响芯片的布线资源和供电稳定性等，所以在本章中单独讨论。对于布局阶段，本章主要分析了布局的主要几个阶段以及布局的结果。

数字后端零基础入门系列 | Innovus零基础LAB学习Day7###Module 14 时钟树综合###LAB14-1这个章节的主要学习目标如下：1）时钟树综合前的准备工作熟悉

数字IC后端实现Innovus |给各种IP子模块添加port buffer和antenna diode万能脚本我们之前分享过在hierarchical flow后端实现中为了确保顶层flatten时timing signoff和physical signoff看到的情况和模块级看到的情况一致，我们会在模块io port添加io port buffer（主要是timing，antenna一致性）。实际上在芯片级我们还会给各大子模块Block和IP的接口添加buffer。

数字后端零基础入门系列 | Innovus零基础LAB学习Day2今天开始更新数字IC后端设计实现中Innovus零基础Lab学习后续内容。数字后端零基础入门系列 | Innovus零基础LAB学习Day1

数字后端实现静态时序分析STA Timing Signoff之min period violation今天给大家分享一个在高性能数字IC后端实现timing signoff阶段经常遇到的min period violation。大部分时候出现memory min period问题基本上都是需要返工重新生成memory的。这是非常致命的错误，希望大家在做静态时序分析时一定要查看min period violation。

数字后端零基础入门系列 | Innovus零基础LAB学习Day1一 Floorplan 数字IC后端设计如何从零基础快速入门？(内附数字IC后端学习视频）Lab5-1这个lab学习目标很明确——启动Innovus工具并完成设计的导入。

英伟达NVIDIA数字IC后端笔试真题（ASIC Physical Design Engineer）今天小编给大家分享下英伟达NVIDIA近两年数字IC后端笔试真题（ASIC Physical Design）

数字IC后端物理验证PV | TSMC 12nm Calibre Base Layer DRC案例解析基于TSMC 12nm ARM A55 upf flow后端设计实现训练营将于6月中旬正式开班！小班教学！目前还有3个名额，招满为止！有需要可以私信小编 ic-backend2018报名。吾爱IC社区所有训练营课程均为直播课！

低功耗数字IC后端设计实现典型案例| UPF Flow如何避免工具乱用Always On Buffer?下图所示为咱们社区低功耗四核A7 Top Hierarchical Flow后端训练营中的一个案例，设计中存在若干个Power Domain，其中Power Domain2(简称PD2)为default Top Domain，Power Domain1（简称PD1）为一个需要power off的domain，PD1和PD2为同一个Voltage Domain，Power Domain3也是一个需要power off的domain，且它的工作电压是VDD1。

数字后端设计实现之自动化useful skew技术（Concurrent Clock &Data）在数字IC后端设计实现过程中，我们一直强调做时钟树综合要把clock skew做到最小。原因是clock skew的存在对整体设计的timing是不利的。

数字后端设计实现 | 数字后端PR工具Innovus中如何创建不同高度的row？吾爱IC社区星球学员问题：Innovus后端实现时两种种不同高度的site能做在一个pr里面吗？答案是可以的。