数字ic后端

数字IC后端设计实现篇之TSMC 12nm TCD cell（Dummy TCD Cell）应该怎么加？TSMC 12nm A72项目我们需要按照foundary的要求提前在floorplan阶段加好TCD Cell。这个cell是用来做工艺校准的。这个dummy TCD Cell也可以等后续Calibre 插dummy自动插。但咱们项目要求提前在floorplan阶段就先预先规划好位置。

芯片级IO (Pad) Ring &IP ChecklistSoC top顶层数字后端实现都会涉及到IO Ring （PAD Ring）的设计。这里面包括VDD IO,VDDIO IO, Signal IO, Corner IO，Filler IO，IO power cut cell等等。

数字IC后端实现常见的physical only cell都有哪些？如何添加这些cell?数字IC后端实现阶段常见功能cell有哪些？比如AND，AOI，NAND等。 physical cell有哪些？都是干什么用的？

华为海思2025届校招笔试面试经验分享目前如果秋招还没有offer的同学，可以赶紧投递下面这些公司，都在补招。争取大家年前就把后端offer拿下。如果大家在准备秋招补录取过程中有任何问题，都可以私信小编，免费提供帮助。如果还有部分准备备战春招的同学，也可以私信小编免费指导。

IC数字后端实现之大厂IC笔试真题（经典时序计算和时序分析题）今天小编给大家分享下每年IC秋招春招必考题目——静态时序分析时序分析题。数字IC后端笔试面试题库 | 经典时序Timing计算题

数字IC后端实现之PR工具中如何避免出现一倍filler的缝隙？在数字IC后端实现中，由于有的工艺foundary不提供Filler1，所以PR工具Innovus和ICC2在做标准单元摆放时需要避免出现两个标准单元之间的缝隙间距是Filler1。为了实现这个目的，我们需要给PR工具施加一些特殊的placement constraint（典型案例就是咱们社区TSMC 28nm项目）。

数字后端零基础入门系列 | Innovus零基础LAB学习Day11（Function ECO流程）###LAB 20 Engineering Change Orders (ECO)这个章节的学习目标是学习数字IC后端实现innovus中的一种做function eco的flow。对于初学者，如果前面的lab还没掌握好的，可以直接跳过这节内容。有时间的同学，可以熟悉掌握下这个flow。

数字IC后端设计实现之Innovus place报错案例 (IMPSP-9099,9100三种解决方案)最近吾爱IC社区星球会员问到跑place_opt_design时会报错退出的情况。小编今天把这个错误解决办法分享给大家。主要分享三个方法，大家可以根据自己的实际情况来选择。

TSMC12nm工艺数字IC后端实现难点都有哪些？大家知道咱们社区近期TSMC 12nm ARM Cortexa-A72(1P9M 6Track Metal Stack)即将开班。这里小编要强调一点:不要认为跑了先进工艺的项目就会很有竞争力！如果你仅仅是跑个先进工艺的flow，不懂先进工艺在数字IC后端实现上的不同点，为何有这样的不同点，针对这些不同之处后端实现阶段如何考虑它们，那么你等于0经验！

数字IC后端实现之Innovus specifyCellEdgeSpacing和ICC2 set_placement_spacing_rule的应用昨天帮助社区IC训练营学员远程协助解决一个Calibre DRC案例。通过这个DRC Violation向大家分享下Innovus和ICC2中如何批量约束cell的spacing rule。

数字IC后端设计实现之Innovus自动修复Min Step DRC Violation方案在实际IC后端项目中我们经常会遇到min step的DRC Violation，如下图所示。在咱们IC后端训练营项目中也会遇到这类DRC Violation。这类DRC Violation的本质是出现Metal的Notch，即metal有凹槽。如果是pg net的 Min Step问题，我们可以使用下面的命令来尝试修复。

Innovus Flexible H-tree and Multi-tap Clock Flow Lab实操系列教程（Day1）我们都知道时钟树综合在数字IC后端实现中的重要性。做clock tree主要有传统clock tree做法，H tree，Flexible H-tree，fishbone等做法。接下去小编将拿cadence官方的这份Innovus Flexible H-tree and Multi-Tap Clock Flow和对应的lab data来做这方面内容的分享。

物理验证Calibre LVS | SMIC Process过LVS时VNW和VPW要如何做处理？SMIC家工艺的数字后端实现PR chipfinish写出来的带PG netlist如下图所示。我们可以看到标准单元没有VNW和VPW pin的逻辑连接关系。前几天小编在社区星球上分享了T12nm ananke_core CPU低功耗设计项目的Calibre LVS案例，就是关于标准单元VPP和VBB的连接问题。

数字后端零基础入门系列 | Innovus零基础LAB学习Day9Module 16 Wire Editing这个章节的学习目标是学习如何在innovus中手工画线，切断一根线，换孔，更改一条net shape的layer和width等等。这个技能是每个数字IC后端工程师必须具备的。因为项目后期都需要这些技能来修复DRC和做一些手工custom走线。

物理验证Calibre LVS Debug案例之通过deleteEmptyModule解决LVS问题上周帮助T12nm A55训练营学员debug一个Calibre LVS问题，小编觉得挺好的一个问题。这个问题之前没有遇到过，今天分享给大家。

数字后端零基础入门系列 | Innovus零基础LAB学习Day8###LAB15 Detail Routing for Signal Integrity, Timing, Power and Design for Yield

DDRPHY数字IC后端设计实现系列专题之后端设计导入，IO Ring设计本章详细分析和论述了 LPDDR3 物理层接口模块的布图和布局规划的设计和实现过程，包括设计环境的建立，布图规划包括模块尺寸的确定，IO 单元、宏单元以及特殊单元的摆放。由于布图规划中的电源规划环节较为重要，影响芯片的布线资源和供电稳定性等，所以在本章中单独讨论。对于布局阶段，本章主要分析了布局的主要几个阶段以及布局的结果。

数字后端零基础入门系列 | Innovus零基础LAB学习Day7###Module 14 时钟树综合###LAB14-1这个章节的主要学习目标如下：1）时钟树综合前的准备工作熟悉

数字IC后端实现Innovus |给各种IP子模块添加port buffer和antenna diode万能脚本我们之前分享过在hierarchical flow后端实现中为了确保顶层flatten时timing signoff和physical signoff看到的情况和模块级看到的情况一致，我们会在模块io port添加io port buffer（主要是timing，antenna一致性）。实际上在芯片级我们还会给各大子模块Block和IP的接口添加buffer。

数字后端零基础入门系列 | Innovus零基础LAB学习Day2今天开始更新数字IC后端设计实现中Innovus零基础Lab学习后续内容。数字后端零基础入门系列 | Innovus零基础LAB学习Day1