S4.2.4.3 Electrical Idle Sequence(EIOS)

一 本章节主讲知识点

1.1 EIOS的具体码型

1.2 EIOS的识别规则

1.3 EIEOS的具体码型

二 本章节原文翻译

当某种状态下,发送器想要进入电器空闲状态的时候,发送器必须发送EIOSQ,也既是:电器Electrical Idle Odered Set Sequence。当然,除非在某些情况下,特殊制定,也是可以不发送EIOSQ的。

若当下速率是Gen1/3/4/5, 一个EIOSQ 是由一个 EIOS 组成;

若当下速率是Gen2,一个EIOSQ是由2个EIOS组成。

(1)8b/10b 编码模式,Gen1/2

当使用8b/10b编码的时候,一个EIOS的组成规则,请见Table 4-10 描述。

对于发送端,其必须完整发送整个EIOS;对于接收端,其认为接收到EIOS的标准是:接收到一个COM, 加三个IDL 中的两个 IDL。

(2)128b/130b 编码模式,Gen3/4/5

当使用128b/130b编码模式时候,一个EIOS的组成,是由一个EIOS block ,见下表。

Transmitters must transmit all Symbols of an EIOS if additional EIOSs are to be transmitted following it. Transmitters must transmit Symbols 0-13 of an EIOS, but are permitted to terminate the EIOS anywhere in Symbols 14 or 15, when transitioning to Electrical Idle after it.

An EIOS is considered received when Symbols 0-3 of an Ordered Set Block match the definition of an EIOS.

既然有EIOS 进入电器空闲序列,那么肯定要有退出电器空闲序列。我们看下SPec 中规定的EIEOS :

下面是Gen3/4/5 速率下的,EIEOS 的详细bit流情况,我们可以发现:三种速率下的EIEOS 在串行端的频率大概是1Ghz 。

三 本章节关联知识点

暂无

四 本章节存疑问题

疑问1:对于发送端,其必须完整发送整个EIOS;对于接收端,其认为接收到EIOS的标准是:接收到一个COM, 加三个IDL 中的两个 IDL。为什么?连续2个,还是只要收到2个?这么处理好处是什么?

答:

疑问2:在具体实现中,Gen3/4/5 发送EIOS 和 EIEOS 的效果图是怎么样的?

五 总结
相关推荐
emm的金毛2 天前
PCIe总线-PCIe体系结构(1)
pcie
凉、介3 天前
别再把 PCIe 的 inbound/outbound、iATU 和 eDMA 混为一谈
linux·笔记·学习·嵌入式·pcie
木泽八4 天前
PCIe 物理层(Physical Layer)详解
pcie
木泽八4 天前
PCIe配置空间与BAR地址映射:系统发现硬件的钥匙
pcie
婷婷_17214 天前
【PCIe 验证每日学习・Day22】PCIe 拓扑结构与 Switch / 桥片转发全解析
网络·学习·程序人生·芯片·pcie·pcie学习·pcie 拓扑
婷婷_17215 天前
【PCIe验证每日学习·Day21】PCIe复位机制与功能级复位(FLR)全解析
学习·程序人生·芯片·pcie·芯片验证·链路恢复·pcie 复位
深念Y1 个月前
联想小新Air14 R5 5500U m2转oculink外接无头RX580显卡和服务器电源:极低成本给轻薄本续命
win11·显卡·硬件·pcie·amd·独立显卡·oculink
Maxwell的猫1 个月前
PCIe接口技术深度解析:从发展历程到核心架构
架构·pcie·高速接口·串行总线
漫游嵌入式3 个月前
《PCI EXPRESS体系结构导读》---(5)PCI总线Device号的分配
express·pcie·pci
漫游嵌入式3 个月前
《PCI EXPRESS体系结构导读》---(4)PCI总线Bus号初始化
express·pcie·pci