vivado简单仿真入门

打开软件

创建工程

create project

复制代码
 		![在这里插入图片描述](https://img-blog.csdnimg.cn/892eda626d394733920854b71ca8f726.png)

先next,保留工程路径,配置环境

配置芯片环境

本次芯片类型

xc7k325tffg900-2

创建之后完整的demo





编写仿真内容

python 复制代码
`timescale 1ns/1ps
module sim_top;
reg clk_1G;
initial begin
    clk_1G = 0;
end

always #0.5ns clk_1G = !clk_1G;

initial begin
    #10us;
    $finish;
end
endmodule

仿真结果

结果分析

间隔1ns

相关推荐
乌恩大侠3 小时前
【OAI】 USRP 在conf文件中的配置,RU选项
fpga开发
qq_小单车1 天前
xilinx-DNA
fpga开发·xilinx
Flamingˢ1 天前
FPGA中的嵌入式块存储器RAM:从原理到实现的完整指南
fpga开发
Flamingˢ1 天前
FPGA中的存储器模型:从IP核到ROM的深度解析与应用实例
网络协议·tcp/ip·fpga开发
FPGA小c鸡2 天前
【FPGA深度学习加速】RNN与LSTM硬件加速完全指南:从算法原理到硬件实现
rnn·深度学习·fpga开发
Aaron15882 天前
通信灵敏度计算与雷达灵敏度计算对比分析
网络·人工智能·深度学习·算法·fpga开发·信息与通信·信号处理
博览鸿蒙2 天前
IC 和 FPGA,到底区别在哪?
fpga开发
思尔芯S2C2 天前
FPGA原型验证实战:如何应对外设连接问题
fpga开发·risc-v·soc设计·prototyping·原型验证
Flamingˢ2 天前
FPGA实战:VGA成像原理、时序详解与Verilog控制器设计与验证
fpga开发
FPGA_小田老师2 天前
xilinx原语:OSERDES2(并串转换器)原语详解
fpga开发·lvds·xilinx原语·oserdese·并串转换