io测试【FPGA】

按钮:

按钮是区分输入输出的,

LED配置成输入,是不会亮的。

cs 复制代码
//`timescale  1s/1ns // 【`】是预编译,类似C语言的#include // 这是FPGA原语 //晶振时钟 1ns

//======类型声明============
module LED   //跟PLC的FB功能块一样,使用前需要实例化,注:不支持中文
#( 
    // 参数变量表
   parameter num1 = 8'b0001_0001 , //二进制 0x11
   parameter num2 = 32'o123456 , //八进制  8#123456
   parameter num3 = 32'd19890722 , //十进制  10#19890722
   parameter num4 = 64'h00ff_00ff  //【最后一个不要加逗号,】 // 十六进制 0x00ff00ff  // 16#00FF00FF
 ) 

(
    // io变量表
//晶振    b5    FPGA_CLK_50M
//beep    h13
//key1    k18
//key2    n17
//key3    n18
//key4    h17
//led1    d15
//led2    c15
//led3    a12
//led4    b12

    input wire KEY1_k18 , // bool
    input wire KEY2_n17 , // bool
    input wire KEY3_n18 , // bool
    input wire KEY4_h17 , // bool

    output wire LED1_d15 , // bool
    output wire LED2_c15 , // bool
    output wire LED3_a12 , // bool
    output wire LED4_b12 , // bool

input mark    //【最后一个不要加逗号,】 
); 

assign   LED1_d15 =~KEY1_k18 ;
assign   LED2_c15 =~KEY1_k18 ;
assign   LED3_a12 =~KEY1_k18 ;
assign   LED4_b12 =~KEY1_k18 ;


endmodule

assign是逻辑门输出。不会受晶振时钟影响。

调用功能块,测试:

cs 复制代码
`timescale  1s/1ns // 【`】是预编译,类似C语言的#include // 这是FPGA原语 //晶振时钟 1ns

//======类型声明============
module tb_LED();   //跟PLC的FB功能块一样,使用前需要实例化,注:不支持中文



LED ledtest

(
    // io变量表
//晶振    b5    FPGA_CLK_50M
//beep    h13
//led1    d15
//led2    c15
//led3    a12
//led4    b12
//key1    k18
//key2    n17
//key3    n18
//key4    h17
 

); 


endmodule

实际就是 LED ledtest(); // 实例化 LED这个类型。

相关推荐
FPGA_小田老师6 小时前
FPGA调试利器:JTAG to AXI Master IP核详解与实战演练
fpga开发·jtag测试·jtag2axi ip·ddr3自动化
FPGA_小田老师9 小时前
FPGA开发入门:深入理解计数器——数字逻辑的时序基石
fpga开发·verilog·状态机·计数器·计数器设计
碎碎思9 小时前
用 FPGA 实现 PCIe 传输,开源核 LitePCIe 深度解读
fpga开发
9527华安10 小时前
FPGA纯verilog实现JESD204B协议,基于AD9625数据接收,提供2套工程源码和技术支持
fpga开发·jesd204b·ad9625
Shang1809893572613 小时前
MS2107高性能USB 2.0视频信号和音频采集,支持NTSC/PAL制式,适用于低成本视频采集设备
嵌入式硬件·fpga开发·音视频·硬件工程·信息与通信·dsp开发
学工科的皮皮志^_^15 小时前
网口学习理解
经验分享·笔记·嵌入式硬件·学习·fpga开发·以太网
博览鸿蒙21 小时前
FPGA高频面试问题整理—附答案
fpga开发
cmc10281 天前
134.FPGA常见管脚与时钟的约束方法
fpga开发
第二层皮-合肥2 天前
AD导出FPGA管脚的方法
fpga开发
ehiway2 天前
国际先进!中科亿海微国产嵌入式FPGA IP核及EDA系统设计技术通过科技成果评价
网络协议·tcp/ip·fpga开发