ZYNQ PS端的Cache问题

Zynq Cache问题的解决方法 - Kevin_HeYongyuan - 博客园 (cnblogs.com)

zynq双核AMP实验之cpu1唤醒代码_xil_settlbattributes-CSDN博客

内存与cache一致性问题_ddr cache一致性-CSDN博客

使用Xil_SetTlbAttributes(0xFFFF0000,0x14de2);可以禁用掉0x1F00 0000区域的Cache,

这个操作在双核读取同一片区域来通信的操作中常用。

在向PS端的DDR3写入数据的时候,使用:

void Xil_DCacheDisable(void);

以上是让CPU将直接访问DDR内存,读写都是直接的。这样显然会降低CPU性能,但简化了数据传输操作,属于极端的方法。

Xil_DCacheInvalidateRange

以上是相对柔和的方法,使用CacheFlushCache Invalidate操作,CacheFlush把Cache里的数据清空,将Cache内容推到DDR中;而Cache Invalidate表示当场宣布Cache内容无效,需要从DDR中重新加载数据,即把数据从DDR中拉到Cache中。

相关推荐
Saniffer_SH4 小时前
【高清视频】笔记本电脑出现蓝屏、死机、慢、不稳定是这样连接分析M.2 SSD的
运维·服务器·网络·人工智能·驱动开发·嵌入式硬件·fpga开发
Z22ZHaoGGGG5 小时前
Verilog实现对采样信号有效值(RMS)的计算
fpga开发
简简单单做算法6 小时前
基于FPGA的图像形态学腐蚀处理Verilog开发与开发板硬件测试
fpga开发·腐蚀·形态学处理·硬件调试
hong_fpgaer8 小时前
XILINX ZYNQ FPGA PS端DMA握手流程
fpga开发·vivado
北城笑笑8 小时前
FPGA 50 ,Xilinx Vivado 2020 版本安装流程,以及常见问题解析,附中文翻译( Vivado 2020 版本安装教程 )
fpga开发·fpga
GateWorld1 天前
主流FPGA厂商对SystemVerilog的支持现状
fpga开发·system verilog
Smart-佀2 天前
FPGA入门:CAN总线原理与Verilog代码详解
单片机·嵌入式硬件·物联网·算法·fpga开发
丁劲犇2 天前
B205mini FPGA工程粗浅解析:从架构到Trae开发介绍
ai·fpga开发·架构·ise·trae·b210·b205mini
应用市场2 天前
无线充电器原理与电路设计详解——从电磁感应到完整实现
3d·fpga开发
ALINX技术博客2 天前
【ALINX选型】AMD Kintex UltraScale+ 系列 FPGA 开发板速选
fpga开发