ZYNQ PS端的Cache问题

Zynq Cache问题的解决方法 - Kevin_HeYongyuan - 博客园 (cnblogs.com)

zynq双核AMP实验之cpu1唤醒代码_xil_settlbattributes-CSDN博客

内存与cache一致性问题_ddr cache一致性-CSDN博客

使用Xil_SetTlbAttributes(0xFFFF0000,0x14de2);可以禁用掉0x1F00 0000区域的Cache,

这个操作在双核读取同一片区域来通信的操作中常用。

在向PS端的DDR3写入数据的时候,使用:

void Xil_DCacheDisable(void);

以上是让CPU将直接访问DDR内存,读写都是直接的。这样显然会降低CPU性能,但简化了数据传输操作,属于极端的方法。

Xil_DCacheInvalidateRange

以上是相对柔和的方法,使用CacheFlushCache Invalidate操作,CacheFlush把Cache里的数据清空,将Cache内容推到DDR中;而Cache Invalidate表示当场宣布Cache内容无效,需要从DDR中重新加载数据,即把数据从DDR中拉到Cache中。

相关推荐
chinxue20089 小时前
VSCODE使用vivado
ide·vscode·fpga开发·编辑器
m0_5557629012 小时前
FPGA比特流(Bitstream)深度解析
fpga开发
Aaron15881 天前
AD9084和Versal RF系列具体应用案例对比分析
嵌入式硬件·算法·fpga开发·硬件架构·硬件工程·信号处理·基带工程
FPGA小迷弟1 天前
modelsim使用教程,仿真技巧,精华帖
fpga开发·verilog·fpga·modelsim
华舞灵瞳1 天前
学习FPGA(八)快速傅里叶变换
学习·fpga开发
stars-he1 天前
FPGA学习笔记(7)以太网UDP数据报文发送电路设计(一)
笔记·网络协议·学习·fpga开发·udp
扮作大侠1 天前
2024vitis无错误编译项目失败[ERROR] collect2.exe: error: ld returned 1 exit status
fpga开发
碎碎思1 天前
从 JTAG 启动 Zynq-7000 嵌入式 Linux:使用 XSCT 全流程教程
linux·运维·服务器·fpga开发
minglie11 天前
Tang-Nano-1K的rPLL
fpga开发
minglie11 天前
Vitis HLS流水灯测试
fpga开发