西南科技大学数字电子技术实验六(智力竞赛抢答器的设计及FPGA实现)FPGA部分

一、实验目的

进一步掌握D触发器,分频电路,多谐振荡电器,CP时钟脉冲元等单元电路的设计。

二、实验原理

三、程序清单(每条语句必须包括注释或在开发窗口注释后截图)

逻辑代码:

module contend

(

input wire clk,rst,start,

input wire[3:0]k,

output reg[3:0]led

);

always@(posedge clk or negedge rst)

begin

if(!rst)

led[3:0] = 4'b1111;

else if(start)

case(k)

4'b0000 : led = 4'b1111;

4'b0001 : led = 4'b1110;

4'b0010 : led = 4'b1101;

4'b0100 : led = 4'b1011;

4'b1000 : led = 4'b0111;

endcase

end

endmodule

四、综合、管脚分配、生成输出文件、下载(所有步骤截图)

五、仿真程序清单、波形(波形截图必做,截图!)

仿真代码:

`timescale 1ns/100ps

module contend_tb;

reg clk;

reg rst;

reg start;

reg[3:0]k;

wire[3:0]led;

initial

begin

clk = 0;

rst = 0;

start = 0;

k=0;

#10;

rst = 1;

start = 1;

#50;

k = 4'b0000;

#50;

k = 4'b0001;

#50;

k = 4'b0010;

#50;

k = 4'b0100;

#50;

k = 4'b1000;

#50;

k = 4'b0000;

#50;

k = 4'b0001;

#50;

k = 4'b0010;

$50;

k = 4'b0100;

#50;

k = 4'b1000;

end

always#10 clk=~clk;

contend u1

(

.clk(clk),

.rst(rst),

.start(start),

.k(k),

.led(led)

);

Endmodule

六、思考与体会

通过本次实验,我进一步理解了D触发器,分频电路,多谐振荡电器,CP时钟脉冲元等单元电路的设计,能自己设计出竞赛抢答器,并且用FPGA实现了本次实验的内容,经过验证,与仿真结果一致,满足抢答器的基本功能,在实验练习的巩固下,我对相关的理论知识有了更深刻的记忆和运用。

相关推荐
fei_sun16 小时前
【Verilog】第一章作业
fpga开发·verilog
深圳市雷龙发展有限公司longsto17 小时前
基于FPGA(现场可编程门阵列)的SD NAND图片显示系统是一个复杂的项目,它涉及硬件设计、FPGA编程、SD卡接口、NAND闪存控制以及图像显示等多个方面
fpga开发
9527华安21 小时前
FPGA实现PCIE3.0视频采集转10G万兆UDP网络输出,基于XDMA+GTH架构,提供工程源码和技术支持
网络·fpga开发·udp·音视频·xdma·pcie3.0·万兆网
able陈1 天前
为什么verilog中递归函数需要定义为automatic?
fpga开发
fei_sun1 天前
【Verilog】第二章作业
fpga开发·verilog
碎碎思1 天前
如何使用 Vivado 从源码构建 Infinite-ISP FPGA 项目
fpga开发·接口隔离原则
江山如画,佳人北望1 天前
fpga-状态机的设计及应用
fpga开发
晓晓暮雨潇潇1 天前
Xilinx IP核(3)XADC IP核
fpga开发·vivado·xadc·ip核
CWNULT1 天前
AMD(Xilinx) FPGA配置Flash大小选择
fpga开发
碎碎思2 天前
很能体现FPGA硬件思维的一道面试题
fpga开发