在modelsim中查看断言

方法一:单纯的modelsim环境

(1)编译verilog代码时按照system verilog进行编译

vlog -sv abc.v 或者使用通配符编译所有的.v或者.sv文件 ( vlog -sv *.sv *.v)

(2)仿真命令加一个-assertdebug

vsim -assertdebug -novopt testbench(testbench是顶层激励模块名)

(3)如果想看断言成功与否的分析,使用打开断言窗口的命令

view assertions

断言显示结果如下:

(4)通过report查看assertations

在assertions界面右键选中需要查看的assertion,选择report,即可查看断言失败数量、断言成功数量

方法二:vivado+modelsim环境

(1)搭建好vivado+modelsim 的联合仿真环境;

(2)在vivado中运行仿真后,自动启动modelsim,在modelsim命令行窗口自动弹出如下命令:

vsim -voptargs=""+acc"" -L xil_defaultlib -L unisims_ver -L unimacro_ver -L secureip -lib xil_defaultlib xil_defaultlib.simple_seq xil_defaultlib.glbl 

将上述命令的-voptargs=""+acc""删除,替换为-assertdebug -novopt ,完整的命令如下:

vsim -assertdebug -novopt -L xil_defaultlib -L unisims_ver -L unimacro_ver -L secureip -lib xil_defaultlib xil_defaultlib.simple_seq xil_defaultlib.glbl 
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