一、 实验概况
上位机识别出EDID中的参数信息后，显示器的视频图像会通过HDMI线把视频信息传到开发板中，将信号串转并后通过解码获得视频信息的像素，再通过并转串将视频信息发送到另一个显示器中进行显示。
二、 实验目的
了解视频信号串转并和并转串的过程，使用PLL ip核时钟的动态相移配置来调整时钟相位，保证数据采样窗口居中。
三、 实验环境
a) 硬件:两台显示器、主机、两根HDMI视频线
b) 软件: vivado
四、 本章概述
本章节首先描述一下工程的传输流程及框架结构。
该输入端口输入的信号经过AD8159芯片连接到FPGA芯片上。AD8195是ADI生产的一款HDMI/DVI缓存芯片。具有1个输入，1个输出HDMI/DVI端口，4对4 TMDS通道，用于视频的三对数据差分对信号和一对时钟差分对信号的传输。支持250Mbps到2.25Gbps数据速率，支持25MHz到225MHz像素时钟。具有预加重使能输出。双向缓冲DDC线路(SDA和SCL)。带集成上拉电阻（27kΩ）的双向缓冲CEC线。由5V HDMI输入连接器独立供电。该芯片可用作高级电视机前面板缓冲器。
HDMI顶层端口定义如下：
主机识别出EDID后，会给HDMI输出显示器支持的像素视频，R、G、B、CLK这四对差分信号经过AD8195芯片进入FPGA，
1、 将RGB信号通过串行信号转并行信号转化为10bit的视频数据。
2、 再经过10b转8b得出RGB的色彩分布和行场同步信号，可以用行场同步信号算出视频的像素。
3、 再经过8b转10b转化为HDMI输出的视频数据。
4、 为了输出差分信号，还要进行并转串操作，输出给HDMI输出端口把视频输出到另一台显示器。
工程框架如图4所示：
总结
本章节提供了工程的顶层接口以及框架结构，并说明了实验目的、硬件链路、数据处理流程以及关键步骤。可以大概了解工程实现的思路，为后边详细设计做一个铺垫，后边会根据思路一步步实现HDMI的显示器分屏设计。
本文章由威三学社出品
对课程感兴趣可以私信联系