视频讲解
AG32VF407\]国产MCU+FPGA，更新官方固件解决8Mhz内部晶振不准，Verilog实测7.9Mhz！ ### 实验过程 之前出现的双路pll不同频率的测试中，提出了内部晶振输出不准的问题，和官方沟通后得到极大改善，方法如下： 首先准备官方固件 > 链接：https://pan.baidu.com/s/10Ki3HC30x6tpxzcfvf8Lwg?pwd=vh2d > > 提取码：vh2d 其次需要使用supra中bin中的Downloader.exe进行更新 选择好固件，连接jlink，烧录  然后更新自己的fpga程序bin时，不能勾选Full chip erase before program 实测晶振输出的方波测试verilog代码 ```c module test(clk,ledout,pinout); input clk; output [3:0] ledout; reg [3:0] ledout; output [2:0] pinout; pll pll1_inst ( .areset ( 1'b0 ), .inclk0 ( clk ), .c0 ( c0 ), .c1 ( c1 ) ); wire c0; wire c1; //根据输入的双边沿，输出方波 assign pinout[0] = clk? 0:1; endmodule ``` 波形如下 之前不准的频率，6.49Mhz 更新后，7.9Mhz