Chisel3 入门(1)
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Chisel3 基本数据类型
chisel提供三种类型数据类型描述信号连接、组合逻辑、寄存器:
Bits
: 可表示 一个bit 向量UInt
: 扩展自Bits, 表示 无符号整型SInt
: 扩展自*Bits, 表示 有符号整型
定义变量
- 定义变量类型
- Bits(
[x:Int/string]
,[width:Int]
) - UInt(
[x:Int/string]
,[width:Int]
) - SInt(
[x:Int/string]
,[width:Int]
)
如:
Bits(8.W)
定义一个8-bit Bits类型, 类似于logic [7:0]
UInt(16.W)
定义一个16-bit UInt类型, 类似于logic [15:0]
SInt(32.W)
定义一个 32-bit SInt类型, 类似于logic [31:0]
- Bits(
创建变量、常量
-
创建变量
val signal_a = Bits(8.W)
定义 8-bit Bits类型变量 -
创建常量
- 常量可以通过使用Scala整数并将其转换为Chisel类型来定义:
0.U
定义UInt 类型常量0-3.S
定义SInt类型常量-3
- 常量也可以通过使用Chisel宽度类型来定义宽度:
3.U(4.W)
定义4-bit 常量 3"ha".asUint(8.W)
8-bit 16进制数"o12".asUInt(6.W)
6-bit 8进制数"b1010".asUInt(8.W)
8-bit 2进制数
- 常量可以通过使用Scala整数并将其转换为Chisel类型来定义:
布尔逻辑
为了表示逻辑值,Chisel定义了Bool类型。Bool可以表示true或false值。
Bool([x:Boolean])
- Bool()
- true.B
- false.B
类型转换
scala
val sint = 3.S(4.W) //4-bit SInt
val uint = sint.asUInt //cast SInt to UInt
uint.asSInt // cast UInt to SInt
注
: asUInt/asSInt 不接受参数, 因此进行信号连接时,chisel会自动填充或截取。
scala
val bool: Bool = false.B // always-low wire
val clock = bool.asClock // always-low clock
clock.asUInt // convert clock to UInt (width 1)
clock.asUInt.asBool // convert clock to Bool (Chisel 3.2+)
clock.asUInt.toBool // convert clock to Bool (Chisel 3.0 and 3.1 only)
Analog/BlackBox 类型
Chisel 支持analog
类型(相当于 Verilog inout),可用于在 Chisel 中支持任意网络。这包括模拟线、三态/双向线和电源网络。
analog是一种无方向类型,需要使用附加操作符将多个analog net连接到一起。使用<>
可以连接analog 类型信号,一次只能连接一个网络。
scala
val a = IO(Analog(1.W))
val b = IO(Analog(1.W))
val c = IO(Analog(1.W))
// Legal
attach(a, b)
attach(a, c)
// Legal
a <> b
// Illegal - connects 'a' multiple times
a <> b
a <> c