加速vivado编译工程

  • 系统环境:windows11
  • IDE环境:vivado2023.2
  • 工程:vivado自带的example project(wave_gen)

Vivado支持多线程,可进一步缩短编译时间,这需要通过如下的Tcl脚本进行设置。综合阶段,Vivado可支持的最大线程数为4。布局布线阶段,可支持的最大线程数为8。

通过 get_param general.maxThreads 可知当前工程使用的线程数,如下图所示,Windows系统的最大线程数默认值为2。

生成bitstream,观察整个流程的耗时。

编写TCL脚本,并且在vivado中分别设置在综合前使用和实现前使用(tcl.pre)

复制代码
# set_threads.tcl
set_param general.maxThreads 4


生成bitstream,观察整个流程的耗时。

可能是因为工程小的原因,可以看出提升并不大,下次在大工程中试试。

相关推荐
芯路行者2 天前
7 HDLBits —— 验证:编写测试激励文件
fpga开发·verilog·fpga·hdlbits
芯路行者2 天前
4.1 HDLBits —— 时序逻辑电路之锁存器与触发器
fpga开发·verilog·fpga·hdlbits
芯路行者2 天前
5 HDLBits —— 构建更大的电路
fpga开发·verilog·fpga·hdlbits
芯路行者2 天前
4.3 HDLBits —— 时序逻辑电路之移位寄存器
fpga开发·verilog·fpga·hdlbits
芯路行者2 天前
4.2 HDLBits —— 时序逻辑电路之计数器
fpga开发·verilog·fpga·hdlbits
FPGA小迷弟2 天前
FPGA时序收敛实战:从约束编写到布局布线优化全流程
fpga开发·fpga·硬件开发
FPGA小迷弟2 天前
AXI4-Stream协议详解与Vivado自定义IP核封装实战
网络协议·tcp/ip·fpga开发·fpga·硬件开发
鬼手点金4 天前
FPGA常用型号参考
fpga开发·verilog·vivado·xilinx·vhdl·altera·lattice
FPGA-ADDA4 天前
雷通微系统推出RTSD2605:RFSoC + 英伟达GPU一体化信号处理平台
信号处理·fpga·rfsoc·zu47dr·47dr
FPGA小迷弟5 天前
Vivado中高速收发器GTX/GTH的配置与调试实战
fpga开发·fpga·硬件开发