加速vivado编译工程

  • 系统环境:windows11
  • IDE环境:vivado2023.2
  • 工程:vivado自带的example project(wave_gen)

Vivado支持多线程,可进一步缩短编译时间,这需要通过如下的Tcl脚本进行设置。综合阶段,Vivado可支持的最大线程数为4。布局布线阶段,可支持的最大线程数为8。

通过 get_param general.maxThreads 可知当前工程使用的线程数,如下图所示,Windows系统的最大线程数默认值为2。

生成bitstream,观察整个流程的耗时。

编写TCL脚本,并且在vivado中分别设置在综合前使用和实现前使用(tcl.pre)

复制代码
# set_threads.tcl
set_param general.maxThreads 4


生成bitstream,观察整个流程的耗时。

可能是因为工程小的原因,可以看出提升并不大,下次在大工程中试试。

相关推荐
G皮T2 天前
【弹性计算】异构计算云服务和 AI 加速器(四):FPGA 虚拟化技术
阿里云·fpga开发·云计算·虚拟化·fpga·异构计算·弹性计算
超级大咸鱼7 天前
verilog实现十进制正数与ASCII码互转
verilog·fpga·ascii
北城笑笑8 天前
FPGA 34 ,FPGA 与 DSP 技术,赋能工业 4.0 时代,理论解析( FPGA 与 DSP技术,工业界的「硬件快手」与「软件大脑」)
fpga开发·fpga
学习永无止境@8 天前
FPGA设计中IOB约束
开发语言·fpga开发·fpga·时钟约束
xiaguangbo12 天前
Verilog-HDL/SystemVerilog/Bluespec SystemVerilog vscode 配置
linux·fpga
学习永无止境@13 天前
FPGA设计中时间单位科普
fpga开发·fpga·时钟约束
霖0013 天前
FPGA中级项目6——VGA 2part
经验分享·fpga开发·课程设计·模块测试·fpga
林伟_fpga13 天前
关于波士顿动力2025年3月的人形机器人最新视频
机器人·fpga
霖0015 天前
FPGA中级项目4——DDS实现
大数据·经验分享·嵌入式硬件·学习·fpga开发·fpga
霖0019 天前
FPGA中级项目1——IP核(ROM 与 RAM)
经验分享·fpga开发·课程设计·模块测试·fpga