【FPGA】FPGA上的看门狗定时器（WDT）：科普与应用

什么是看门狗定时器？

看门狗定时器（Watchdog Timer, WDT）是一种在电子系统中用于防止系统卡死或故障的安全机制。它通过在预定时间后重置系统或触发一个中断来保证系统的稳定运行。如果系统由于某些原因无法正常工作，看门狗定时器可以检测到并采取行动，防止系统长时间处于不可预测的状态。

在FPGA中的用法

在FPGA（现场可编程门阵列）设计中，看门狗定时器可以用于多种目的，包括但不限于：

• 系统启动时的初始化序列。
• 监控系统运行状态，防止死锁。
• 作为系统安全特性的一部分，确保在检测到异常时能够安全地重启。

FPGA的灵活性允许设计者根据需要定制看门狗定时器的行为，包括设置超时周期、复位行为和喂狗机制。

常用的场景举例

场景1：系统启动

在系统启动时，看门狗定时器可以用来确保所有必要的硬件组件在规定时间内完成初始化。如果初始化过程超时，看门狗定时器可以触发系统复位，保证系统以已知状态重新开始。

场景2：死锁检测

在多任务或多线程的系统中，看门狗定时器可以用来检测死锁。如果系统在特定时间内没有进展，看门狗定时器可以介入并重置系统，避免死锁状态持续。

场景3：安全关键系统

在安全关键的应用中，如汽车电子或工业控制系统，看门狗定时器是确保系统安全的重要组件。它可以在检测到异常行为时触发紧急停机或安全状态。

参考代码

以下是一个简单的FPGA看门狗定时器的Verilog代码示例：

module watchdog_timer(
    input wire clk,           // 系统时钟
    input wire rst_n,         // 低电平复位信号
    input wire feed,          // 喂狗信号，高电平有效
    output reg timeout        // 超时信号，高电平表示超时
);

parameter COUNT_WIDTH = 20;    // 计数器位宽
parameter MAX_COUNT = 999999;  // 计数器最大值，根据时钟频率设定

reg [COUNT_WIDTH-1:0] counter;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        counter <= 0;
        timeout <= 0;
    end else if (feed) begin
        counter <= 0;  // 喂狗信号重置计数器
    end else if (counter >= MAX_COUNT) begin
        timeout <= 1'b1;  // 达到最大计数触发超时
        counter <= 0;
    end else begin
        counter <= counter + 1;  // 计数器递增
    end
end

endmodule

代码说明

• 看门狗定时器有一个计数器，当计数器达到MAX_COUNT时，输出timeout信号表示超时。
• feed信号用于重置计数器，防止超时。
• rst_n信号用于异步复位，低电平有效。

结论

看门狗定时器是FPGA设计中的一个重要组件，它提供了一种简单有效的方式来保证系统的稳定性和安全性。通过合理配置和使用看门狗定时器，设计者可以提高系统的可靠性和健壮性。