【Verilog】第二章作业

1. (单选题)在verilog语言中整型数据与（ ）位寄存器数据在实际意义上是相同的。

A. 64

B. 32

C. 16

D. 8

正确答案: B:32 ;

2. (单选题)

使用下列指令定义了一个存储器，该存储器每个存储单元数据位数是（ ）。

reg [7:0] mymem [15:0]

• A. 256
• B. 8
• C. 16
• D. 65536

正确答案: B 位数*个数

3. (单选题)verilog语言内部已使用的词称为关键字或保留字，（ ）是关键字。

• A. Module
• B. BEGIN
• C. tri
• D. OUTPUT

正确答案: C:tri ;

4. (单选题)已知"a=4'b1010,b=4'b1001",那么a&&b=（ ）。

• A. 4'b1001
• B. 0
• C. 4'b1000
• D. 1

正确答案: D

5.在Verilog中，数字如果没有指定基数，那么默认表示为（ ）。

• A. 八进制
• B. 二进制
• C. 十进制
• D. 十六进制

正确答案: C

6. (单选题)在Verilog中，下面哪一个标识符的表示是正确的（ ）。

• A. $QS2
• B. _A12$
• C. out*
• D. 8xy1

正确答案: B: _A12$;

7. (单选题)已知"a=1'b1,b=3'b001",那么{a,b}=（ ）。

• A. 4'b0011
• B. 4'b1001
• C. 3'b011
• D. 3'b101

正确答案: B:4'b1001;

8. (单选题)Verilog使用（ ）概念代表一个基本的功能模块。

• A. begin-end
• B. IP核
• C. instance
• D. module

正确答案: D:module;

9. (填空题)

a=4'b11X0; b=4'b11X0

请问表达式a==b的结果是_________；表达式a===b的结果是_________。

(1) X

(2) 1

逻辑等式==，由于操作数中某些位可能是不定值x和高阻态z，所以结果可能为不定值x

按位比较，结果只有0和1

10. (填空题)

reg [15:0] a [31:0]；

以上语句定义的变量a的数据类型是________;它的容量是___________.

(1) 存储器

(2) 32*16b

11. (填空题)电路模块端口信号列表中信号的缺省数据类型是_____________.

我的答案：

(1) wire

12. (填空题)Testbench中和被测试电路输入端口连接内部信号的数据类型应定义为__________;和被测试电路输出端口连接内部信号的数据类型应定义为____________。

(1) reg

(2) wire

按照抽象程度，Verilog HDL的数据类型分为两大类，分别是__________和__________。

(1) 物理数据类型

(2) 抽象数据类型

14. (填空题)Verilog HDL语言中，数据类型和实际硬件电路有明显的映射关系；它又主要分为、 __________和___________三种数据类型。

(1) 物理

(2) 连线型

(3) 寄存器型

(4) 存储器型

15. (填空题)通过parameter定义的参数属于_________。(选填"常量"或"变量"）

(1) 常量

假设某4比特位宽的变量a的值为4'b1010，请分别给出下列运算表达式的结果。

（1） &a = _______________________;

（2） {2{a}} = ____________________;

（3） !a= _______________________;

（4） a | 4'b1100 = _______________________;

（5） a || 4'b1100 = _______________________。

(1) 0

(2) 8'b10101010

(3) 0

(4) 4'b1110

(5) 1

！ 逻辑反

|| 按位逻辑或

| 逻辑或

逻辑运算：大于1位，只有全0的时候才为0，只要有1位1就为1

17. (判断题)在一个模块中可以对另一个模块进行调用，具体通过模块实例化语句实现。

• A. 对
• B. 错

正确答案: 对

18. (判断题)模块的定义是可以嵌套的，也就是说在一个模块中可以对另一个模块进行定义。

• A. 对
• B. 错

正确答案: 错

19. (判断题)Testbench是一个没有端口列表的模块。

• A. 对
• B. 错

正确答案: 对

20. (判断题)任意符合语法的Verilog模块都可以通过综合工具变为电路结构。

• A. 对
• B. 错

正确答案: 错