自20世纪90年代以来，功耗一直是嵌入式芯片和高性能芯片面临的一个挑战。自2000年代中期以来，它已经成为大多数设计的主要约束。多核解决了功耗问题，由此产生的communication substrate，namely the on-chip network，对多核的总功耗起着积极的作用------both dynamic and leakage。
图6 - 18a给出了一个最先进的mesh router和四个VCs的功率分布。这些数字来自32nm的芯片。在低负载时，buffer和other state（VCs和credits）的动态功耗主要是由clocked latches造成的，而不是流量本身。在饱和状态下（即高负载状态），buffer的贡献为55%的动态功率，而交crossbar and links贡献34%。静态功耗在低负载时占router总功耗的75%以上，在高负载时占53%。
现有方案大多假设the use of multiple supply lines for accessing different voltages。然而，多电压轨的使用需要芯片外的多个电压转换器，以及多个配电网络的面积开销。high bandwidth integrated voltage regulators的引入可以通过允许快速（sub 50 ns）电压跃迁来缓解这个问题。
现有的片上网络DVFS策略研究主要是利用average queue utilization、average return time to memory requests等静态网络参数来决定router新的V-F （voltage-frequency）状态。通常，DVFS控制器将执行以下任务：监控合适的网络参数，根据先前的状态和目标值计算状态反馈值，并更新V-F状态。本章后面将讨论一些最近关于片上网络DVFS的论文。
Power-Efficient Designs
第二类技术试图通过减少电容或switching activety来降低功耗。
通过减小effective capacitance being switched,可以降低片上网络的动态功耗。由于线电容比栅电容大得多，因此线电容占网络功率的主导地位。
crossbar可以进一步segmented or designed with low-swing links，以减少遍历期间的功耗。
复杂的arbiters可以拆分为多个简单的仲裁器，以进一步降低功耗。
降低switching activity是降低动态功耗的另一种技术。Clock gating is a popular method to reduce the amount of switching activity of latches between inactive circuits。例如，在图6 - 18a中，低负载时的动态功耗主要是时钟造成的，而不是实际流量，这为降低功耗提供了机会。从一个router发送到另一个router的比特的有效编码也可以被利用来减少bit-toggles的数量，从而减少动态功耗。
，其中α是activity factor，C是capacitance being switched，V是工作电压，f是工作频率。为了降低功耗，有两类技术。
