时钟分频模块

实现时钟的二分频,四分频

1.时钟分频模块:

复制代码
module clk_div(
    input               clk,          //50Mhz
    input               rst_n,
    input       [15:0]  lcd_id,
    output  reg         lcd_pclk
    );

reg          clk_25m;
reg          clk_12_5m;
reg          div_4_cnt;

//时钟2分频 输出25MHz时钟 
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)
        clk_25m <= 1'b0;
    else  
        clk_25m <= ~clk_25m;
end

//时钟4分频 输出12.5MHz时钟 
always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        div_4_cnt <= 1'b0;
        clk_12_5m <= 1'b0;
    end    
    else begin
        div_4_cnt <= div_4_cnt + 1'b1;
        if(div_4_cnt == 1'b1)
            clk_12_5m <= ~clk_12_5m;
    end        
end

always @(*) begin
    case(lcd_id)
        16'h4342 : lcd_pclk = clk_12_5m;
        16'h7084 : lcd_pclk = clk_25m;       
        16'h7016 : lcd_pclk = clk;
        16'h4384 : lcd_pclk = clk_25m;
        16'h1018 : lcd_pclk = clk;
        default :  lcd_pclk = 1'b0;
    endcase      
end

endmodule

2.tb:

复制代码
module clk_div_tb;

// Parameters
localparam CLK_PERIOD = 20; // 50MHz clock period

// Inputs
reg clk;
reg rst_n;
reg [15:0] lcd_id;

// Outputs
wire lcd_pclk;

// 实例化被测试模块
clk_div u_clk_div(
    .clk(clk), 
    .rst_n(rst_n), 
    .lcd_id(lcd_id), 
    .lcd_pclk(lcd_pclk)
);

initial begin
    // 初始化
    clk = 0;
    rst_n = 0;
    lcd_id = 0;

    // 等待100纳秒用于全局复位
    #100;
    rst_n = 1; // 释放复位

    // 改变lcd_id的值来测试不同的时钟分频情况
    #(CLK_PERIOD*5); // 等待5个时钟周期
    lcd_id = 16'h4342; // 测试12.5MHz输出
    #(CLK_PERIOD*5);
    lcd_id = 16'h7084; // 测试25MHz输出
    #(CLK_PERIOD*5);
    lcd_id = 16'h7016; // 测试50MHz输出
    #(CLK_PERIOD*5);
    lcd_id = 16'h4384; // 再次测试25MHz输出
    #(CLK_PERIOD*5);
    lcd_id = 16'h1018; // 再次测试50MHz输出
    #(CLK_PERIOD*5);
    lcd_id = 16'h0000; // 默认情况,输出低电平
end

// 时钟信号生成
always #(CLK_PERIOD/2) clk = ~clk; // 50MHz时钟信号

endmodule

3.仿真:

相关推荐
bnsarocket5 小时前
Verilog和FPGA的自学笔记6——计数器(D触发器同步+异步方案)
笔记·fpga开发·verilog·自学·硬件编程
博览鸿蒙5 小时前
FPGA职位经典笔/面试题(附答案与解析)
fpga开发
li星野6 小时前
打工人日报#20251011
笔记·程序人生·fpga开发·学习方法
尤老师FPGA6 小时前
LVDS系列31:Xilinx 7系 ADC LVDS接口参考设计(二)
fpga开发
ARM+FPGA+AI工业主板定制专家8 小时前
基于Jetson+GMSL AI相机的工业高动态视觉感知方案
人工智能·机器学习·fpga开发·自动驾驶
易享电子14 小时前
基于单片机大棚浇水灌溉控制系统Proteus仿真(含全部资料)
单片机·嵌入式硬件·fpga开发·51单片机·proteus
cmc102816 小时前
127.XIlinx fpga端的pcie(XDMA)与驱动是如何交换数据的
笔记·fpga开发
荆白雪1 天前
触摸按键控制LED
fpga开发
sz66cm1 天前
FPGA基础 -- cocotb仿真之任务调度cocotb.start_soon与asyncio的使用注意事项
fpga开发
霖001 天前
ZYNQ裸机开发指南笔记
人工智能·经验分享·笔记·matlab·fpga开发·信号处理