verilog练习：8bit移位寄存器

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前言
[1. 概述](#1. 概述)
2.代码

前言

这个练习是module_shift的扩展。模块端口不再是单一的引脚，我们现在有了以矢量为端口的模块，你可以将连线矢量连接到模块上，而不是普通的导线。

1. 概述

这个练习是module_shift的扩展。模块端口不再是单一的引脚，我们现在有了以矢量为端口的模块，你可以将连线矢量连接到模块上，而不是普通的导线。

与Verilog中的其他地方一样，端口的向量长度不必与连接到它的连线匹配，但是这会导致向量的填充或重构。

本练习不使用与不匹配的向量长度的连接。给定一个模块my_dff8，它有两个输入和一个输出(实现一组8d触发器)。实例化其中的三个，然后将它们链接在一起，形成一个长度为3的8位宽移位寄存器。

另外，创建一个4对1的多路复用器(没有提供)，根据sel[1:0]选择输出什么:在输入d处的值，在第一个、第二个或第三个d触发器之后。

(本质上，sel选择多少周期来延迟输入，从0到3个时钟周期。)提供给您的模块为:模块my_dff8(输入clk，输入[7:0]d，输出[7:0]q);没有提供多路复用器。一种可能的写法是在一个总是块中加上一个case语句。

2.代码

c 复制代码

module top_module ( 
    input clk, 
    input [7:0] d, 
    input [1:0] sel, 
    output reg [7:0] q  
);

    wire [7:0] w_1;
    wire [7:0] w_2;
    wire [7:0] w_3;

    my_dff8 my_dff81 (.clk(clk), .d(d), .q(w_1));
    my_dff8 my_dff82 (.clk(clk), .d(w_1), .q(w_2));
    my_dff8 my_dff83 (.clk(clk), .d(w_2), .q(w_3));
    
    always @ (*) begin
        case (sel)
            2'b00: q <= d;
            2'b01: q <= w_1;
            2'b10: q <= w_2;
            2'b11: q <= w_3;
            default: q <= 8'b0;  
        endcase
    end
    
endmodule