uvm

啄缘之间1 天前
学习·verilog·uvm·sv
4.6 学习UVM中的“report_phase“，将其应用到具体案例分为几步？以下是对 UVM 验证环境中 report_phase 的详细解析，结合具体验证项目场景，提供分步骤实现说明和示例代码：
啄缘之间6 天前
学习·verilog·uvm·sv
3.9 学习UVM中的uvm_env类分为几步？以下是关于 UVM 中 uvm_env 的详细解释、核心功能、适用场景、使用方法以及一个完整的代码示例：
啄缘之间7 天前
学习·测试用例·verilog·uvm
3.3 学习UVM中的uvm_driver 类分为几步？以下是关于 UVM 中 uvm_driver 的详细解释、核心功能、适用场景、使用方法以及一个完整的代码示例：
啄缘之间12 天前
学习·fpga开发·verilog·uvm
verilog练习：i2c slave 模块设计首先就不啰嗦iic协议了，网上有不少资料都是叙述此协议的。下面将是我本次设计的一些局部设计汇总，如果对读者有借鉴意义那最好，如果没有的话也无所谓，互相交流而已。（这是我早期的版本，注释比较少，代码编写比较混乱，读者自便）
啄缘之间13 天前
学习·uvm·sv
1.4 学习序列（Sequence）分为几步？需要回顾一下 UVM 的基本概念，特别是 Sequence 的部分。我记得 Sequence 是 UVM 中用于生成测试激励的重要组件，它允许我们以一种灵活和可重用的方式定义测试场景。Sequence 可以随机化生成测试数据，并通过 Sequencer 和 Driver 将这些数据发送到被验证的模块（DUT）中。 接下来，应该从 Sequence 的基本概念入手，解释它如何继承自 uvm_object，以及它如何包含多个 sequence_item。我还需要强调 Sequence 的灵活性和可重用性，以及
啄缘之间13 天前
开发语言·学习·fpga开发·verilog·uvm
verilog练习：8bit移位寄存器提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档这个练习是module_shift的扩展。模块端口不再是单一的引脚，我们现在有了以矢量为端口的模块，你可以将连线矢量连接到模块上，而不是普通的导线。
啄缘之间13 天前
学习·verilog·uvm·sv
3. 学习UVM的核心组件UVM（Universal Verification Methodology）是一种广泛应用于硬件验证领域的标准方法学，旨在提高验证流程的可重用性和可扩展性。UVM 提供了一套预定义的类和方法，用于创建模块化、可重用的验证环境。
apple_ttt3 个月前
fpga开发·fpga·systemverilog·uvm
SystemVerilog学习——构造函数new在 SystemVerilog 中，new 是一个构造函数，用于创建类的实例（即对象）。它在面向对象编程（OOP）中起着重要作用，负责实例化一个对象并进行初始化。与传统编程语言（如 C++ 或 Java）中的构造函数类似，new 用来初始化对象的成员变量或执行必要的准备工作。
apple_ttt3 个月前
fpga开发·fpga·systemverilog·uvm
SystemVerilog学习——虚拟接口（Virtual Interface）虚拟接口（Virtual Interface） 是 SystemVerilog 中的一种重要特性，用于在类中引用一个接口类型的变量，允许类在运行时动态绑定不同的接口实例。虚拟接口使得类可以与硬件接口交互，而不依赖于接口的具体实现，从而提供更大的灵活性和可重用性。
小妖11604 个月前
uvm·ic验证
uvm_info、uvm_warning，uvm_error、uvm_fatal调试语句除了uvm_info，UVM内部根据问题的严重性（severity）由低到高，还引入了uvm_warning/uvm_error/uvm_fatal。
逍遥xiaoy8 个月前
systemverilog·uvm
SystemVerilog测试框架示例这里是一个完整的SystemVerilog测试框架示例，包括随机化测试和详细注释。这个完整的SystemVerilog测试框架包括顶层模块、接口、事务、驱动器、监视器、代理、环境和测试用例，并使用随机化功能生成输入信号。每个模块和类都有详细注释，解释其功能和作用。可以根据具体的DUT和测试需求对代码进行进一步的扩展和修改。
谷公子的藏经阁9 个月前
设计模式·systemverilog·uvm·芯片验证·design pattern
设计模式在芯片验证中的应用——迭代器迭代器设计模式(iterator)是一种行为设计模式， 让你能在不暴露集合底层表现形式 （列表、 栈和树等数据结构） 的情况下遍历集合中所有的元素。
小邦是名小ICer1 年前
uvm
7.2 uvm_resource_db in UVMuvm_resource_db是一个类型参数化 type-parameterized的类，它是资源数据库顶部的一个方便层(convenience layer)。这个便利层简化了对低级数据库的访问，并且没有添加新功能。因此，uvm_resource_db不是从uvm_resource类派生的。 以下uvm_resource_db类的代码段取自uvm源代码。
一只迷茫的小狗1 年前
uvm
UVM建造测试用例在一个实际应用的UVM验证平台中，my_env并不是树根，通常来说，树根是一个基于uvm_test派生的类。真正的测试用例都是基于base_test派生的一个类。
不动明王呀1 年前
uvm
uvm白皮书练习_ch2_ch231_加入transaction2.3 为验证平平台加入各种组件 uvm白皮书练习_ch2_ch231_加入transaction约束超出预设范围，会导致失败 解决方法，使用范围内的数据值进行随机化
中古传奇1 年前
uvm
Pass cfg from cmd to testIn any compenent,you use the usage;In any component,you should code in it; Principle: It will creats a diction,then put it in pool; you will use get it at any time; you can put the code anywhere;
mrbone111 年前
systemverilog·uvm·验证·方法学
UVM-什么是UVM方法学百度对UVM的解释如下：通用验证方法学（Universal Verification Methodology, UVM）是一个以SystemVerilog类库为主体的验证平台开发框架，验证工程师可以利用其可重用组件构建具有标准化层次结构和接口的功能验证环境
EXCitrus1 年前
学习·数字ic·uvm·ic验证
uvm中transaction的response和id的解读在公司写代码的时候发现前辈有一段这样的代码：如果前面有其他transaction，这段代码里的get_response不带id的话，就会错误地get到前面transaction的response，有点好奇原理，就去看了看源码。
谷公子的藏经阁1 年前
systemverilog·heartbeat·看门狗·uvm·objection
UVM Heartbeat机制在硬件电路中，为了使系统在异常情况下能自动复位，一般都需要引入看门狗(Watchdog)。看门狗其实就是一个定时器电路。当看门狗启动后，计数器开始自动计数，经过一定时间，如果没有被清零，计数器溢出就会对CPU产生一个复位信号使系统重启（俗称“被狗咬”）。系统正常运行时，需要在看门狗允许的时间间隔内对看门狗计数器清零（俗称“喂狗”），不让复位信号产生。如果系统不出问题，程序保证按时“喂狗”，一旦程序跑飞，没有“喂狗”，系统“被咬”复位。