在代码中，DATA_IN 和 CLK_IN 都通过IBUF实例进行缓冲。IBUF负责将外部信号转换到FPGA内部标准并驱动内部信号线。这不仅在物理上是必要的一步（没有IBUF就无法直接驱动内部逻辑），而且还允许我们指定引脚的约束（如电平标准等）。
BUFG 全局时钟缓冲 ：bufg_clk 实例将时钟连接到了全局时钟网络。这样做的直接好处是降低时钟的偏斜(skew)和抖动(jitter)。时钟偏斜指FPGA内不同触发器接收到同一时钟沿的时间差。如果不使用BUFG，时钟可能走一般的可编程布线，导致不同区域时钟延迟不同，偏斜增大。
参考代码：
// 顶层模块：演示 IBUF 和 BUFG 的使用
module top_example (
input wire CLK_IN, // 外部时钟输入，引脚上提供
input wire RST_N, // 外部复位输入，低电平有效
input wire DATA_IN, // 外部数据输入信号
output reg DATA_OUT // 输出寄存后的数据
);
// 中间信号定义
wire clk_ibuf; // 时钟经IBUF后的内部信号
wire clk_bufg; // 时钟经BUFG后的全局时钟信号
wire data_buf; // 数据经IBUF缓冲后的内部信号
// 1) 输入数据的缓冲：将外部DATA_IN通过IBUF转换为内部信号data_buf
IBUF ibuf_data (
.I(DATA_IN), // 外部引脚信号
.O(data_buf) // 缓冲后的内部信号
);
// 2) 外部时钟的缓冲：先通过IBUF，再送入BUFG实现全局分布
IBUF ibuf_clk (
.I(CLK_IN), // 外部时钟引脚
.O(clk_ibuf) // IBUF输出的内部时钟
);
BUFG bufg_clk (
.I(clk_ibuf), // BUFG输入连接IBUF的输出
.O(clk_bufg) // BUFG输出作为全局时钟
);
// 3) 使用全局时钟(clk_bufg)对数据进行寄存，同步输出
always @(posedge clk_bufg or negedge RST_N) begin
if (!RST_N)
DATA_OUT <= 1'b0; // 异步复位：复位时输出清零
else
DATA_OUT <= data_buf; // 时钟上升沿，将缓冲后的数据锁存到输出寄存器
end
endmodule