*编程语言
**- [Verilog]:硬件描述语言，语法风格类似于C语言，用于数字电路的设计。
-
SystemVerilog\]:扩展自Verilog，增加了面向对象编程等特性，语法更接近于C++，适用于复杂系统设计。
*与软件的区别
- 软件使用语言写流程，主要关注算法和流程控制，FPGA用语言写逻辑电路。
*FPGA厂商
**- [Altera（Intel）]:提供Quartus开发环境。
-
Xilinx （AMD）\]:提供Vivado开发环境。
*FPGA分为时序电路和组合电路
**- 时序电路是由时钟边沿触发。
- 组合电路由逻辑门与真值表组合而成，经过组合电路后需要重新进行时钟同步。**
*CDC（Clock Domain Cross）
**- 跨时钟域问题通常涉及如何安全地在不同的时钟域之间传输数据，避免亚稳态。使用多级触发器（如打两拍或三拍）是一种常见解决方案。
- 对于数据总线，低速信号先产生握手信号，然后发布数据到寄存器，等待一段时间后读取。
- 对于高速信号，使用异步FIFO和双口RAM进行同步。**
*RTC步骤
1. 编写RTL代码，寄存器传输语言。
2. 逻辑综合（synthesis），只有RTL可以被综合，将RTL代码转换成门级网表。
3. 布局布线（implementation）将网表变成芯片上的电路实现。
4. 生成配置文件烧录到FPGA。
*仿真软件
**- Synopsis，VCS，Verdi
- Mentor，ModelSim -> QuestaSim**
*仿真流程
1. 首先编写test bench，test bench不局限于RTL语句。
2. 综合电路，将DUT（Design Under Test）和TB（Test Bench）变成网表。
3. 将网表变成可执行程序。
4. 运行仿真产生波形，test bench不仅用于生成测试激励，还可以包含检查机制来自动判断仿真的结果是否符合预期。
*电路调试
**- 可以在电路中插入内置的逻辑分析仪，使用JTAG设置trigger看波形。
- 使用虚拟输入输出（VIO）模块，可以实时监控FPGA内部信号变化，辅助调试过程。**