参考视频：
数字IC，FPGA秋招【单bit信号的CDC跨时钟域处理手撕代码合集】_哔哩哔哩_bilibili
一、亚稳态
原因是：建立时间和保持时间没有保持住。然后在下图的红框里面，产生亚稳态。因为电路反馈机制，最后大概率会恢复到一个正确的值（低电平0或者高电平1）。
注意
亚稳态无法消除，只能被减弱。
相关推荐
这张生成的图像能检测吗10 小时前
（论文速读）基于导波的飞机机身弦复杂连接结构损伤诊断添砖java‘’1 天前
Linux信号机制详解：从产生到处理Cuby!1 天前
【AFDM与信号处理：论文阅读】仿射频分复用：扩展OFDM以实现场景灵活性和弹性刘孬孬沉迷学习2 天前
WebRTC 协议【建模先锋】2 天前
特征提取+概率神经网络 PNN 的轴承信号故障诊断模型..过云雨3 天前
15-2.【Linux系统编程】进程信号 - 信号保存（信号处理流程的三种状态：未决、阻塞、递达，信号保存由未决表完成、sigset_t信号集类型及相关函数）logic_54 天前
DHCP+DNSs09071364 天前
多波束声呐 FPGA 信号处理链路介绍FPGA_ADDA4 天前
基于28DR+VU13P的宽带高速信号处理板DuHz4 天前
车对车对向交汇场景的毫米波路径损耗建模论文精读