FPGA设计通常不会直接用到UVM（Universal Verification Methodology）。
以下是具体原因：
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设计和验证方法不同： FPGA的设计流程主要侧重于RTL设计（用Verilog或VHDL描述硬件） 、逻辑综合 、布局布线 以及在真实硬件上进行调试 。验证通常是通过功能仿真 、形式验证 和在板级进行硬件调试来完成的。
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UVM的适用领域： UVM是专为复杂的ASIC（专用集成电路）验证而开发的。ASIC芯片的规模巨大，设计周期长，且一旦流片（制造）就无法修改。因此，ASIC验证需要一个非常严谨、可复用、可扩展的验证平台来捕捉所有的功能错误，这正是UVM所擅长的。
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FPGA的灵活性： FPGA最大的优势在于其可编程性和灵活性。如果FPGA设计中存在错误，你可以直接修改RTL代码并重新综合、烧写，而不需要重新制造芯片。这种快速迭代的特性使得像UVM这样复杂的验证平台变得没有必要。
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资源和成本： 建立和维护一个完整的UVM验证环境需要大量的时间、人力和专业的技能。对于FPGA项目来说，这通常被认为是过度设计（overkill），会大幅增加项目的成本和复杂度。
总结
虽然FPGA设计也会用到SystemVerilog （UVM的基础语言），但主要是用于编写测试台（testbench）和进行功能仿真。
如果你的FPGA设计特别复杂，比如需要验证一个软核处理器或者一个大型的通信协议，有时候会借鉴UVM的一些思想，例如面向对象编程（OOP）和随机激励（randomized stimulus）来提高测试台的效率。但这和完整使用UVM是两码事。
总的来说，FPGA设计更倾向于使用轻量级、直接有效的验证方法，而不是完整的UVM框架。